[发明专利]内连线结构的形成方法

说明书

本申请是申请日为2011年02月10日，申请号为201110037587.X， 优先权日为2010年03月15日，发明名称为“内连线结构的形成方法”的 发明专利申请的分案申请。

技术领域

本发明涉及一种集成电路，尤其涉及一种集成电路的内连线结构以及 其形成方法，且还涉及一种在镶嵌的内连线结构中，低介电常数铜阻挡层 的形成。

背景技术

集成电路通常含有多个图案化的金属线，其借由导线间的间隔分开。 一般而言，垂直间隔的金属化层的金属图案是借由导孔互相电性连接，在 沟槽状开口内所形成的金属线通常平行于半导体基底而延伸。依据目前的 技术，这种类型的半导体元件可包括八层或更多层的金属化层，以满足元 件的几何与微小型化的需求。

目前常用于形成金属线或插塞的工艺为镶嵌(damascene)工艺，一般而 言，此工艺包含在层间介电层内形成开口，层间介电层将垂直间隔的金属 化层分开。于开口形成之后，在开口内填充铜或铜合金，以形成铜线，并 且也可以形成导孔。接着，借由化学机械平坦化技术将层间介电层表面上 多余的金属材料除去。

为了准确地控制开口的形成，可使用蚀刻停止层。图1是显示形成传 统的内连线结构的中间阶段的剖面示意图，介电层110具有铜线112埋入 于其中，蚀刻停止层(etchstoplayer；ESL)114形成于介电层110与铜线112 之上，低介电常数介电层120在蚀刻停止层114上形成，开口122在低介 电常数介电层120内形成。于开口122形成期间，使用蚀刻停止层114来 停止低介电常数介电层120的蚀刻。

为了降低内连线结构的寄生电容，蚀刻停止层114较佳为具有低介电 常数值。然而，在目前的工艺技术中，蚀刻停止层114的介电常数值只能 够降低至约4.0或更大，蚀刻停止层114的介电常数值的降低会造成低介电 常数介电层120与蚀刻停止层114的蚀刻选择比(etchingselectivity)的牺 牲。再者，蚀刻停止层114的介电常数值的降低也会造成其形成的内连线 结构的漏电流增加。

发明内容

为了克服现有技术中存在的缺陷，本发明实施例提供了一种内连线结 构的形成方法，依据在此所公开的一概念，于内连线结构的形成中，在介 电层内形成金属图形，使用前驱物与包含碳的碳源气体作为前驱物，在金 属图形与介电层之上形成蚀刻停止层，在碳源气体中不含有二氧化碳，前 驱物则是选自于大抵上由1-甲基硅烷、2-甲基硅烷、3-甲基硅烷、4-甲基硅 烷以及前述的组合所组成的群组。

其他实施例亦包含如下。

采用本发明提供的内连线结构的形成方法，实验显示蚀刻停止层具有 非常低的介电常数值，其可介于约3.0至约4.0之间。

为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合附 图，作详细说明如下：

附图说明

图1是显示包含蚀刻停止层的传统的内连线结构的剖面示意图；以及

图2至图7是显示依据一实施例，在内连线结构的制造过程中，各中 间阶段的剖面示意图，其中包含蚀刻停止层的形成。

【主要附图标记说明】

2～晶片；10～半导体基底；20、110～介电层；24～金属线； 30、52～扩散阻挡层；34、114～蚀刻停止层；36～四乙氧基 硅烷氧化层；40～导孔金属层间介电层；42～沟槽金属层间介电层； 46～导孔开口；48～沟槽开口；50～光致抗蚀剂；54～导 孔；56～导线；112～铜线；120～低介电常数介电层；122～ 开口。

具体实施方式

以下详述各实施例的制造与使用，然而，可以理解的是，这些实施例 提供许多可实施的发明概念，其可以应用在各种不同的特定背景中，在此 所讨论的特定实施例仅用于说明本发明，并非用以限定公开的范围。

在此提供集成电路的一种新的内连线结构以及其形成方法，并以附图 说明制造一实施例的中间阶段，以及讨论实施例的各种变化。在此所公开 的全部附图以及实施例中，使用相似的附图标记来标示相似的元件。