[发明专利]薄膜晶体管及其制作和测试方法、阵列基板和显示装置有效

专利信息
申请号: 201610011702.9 申请日: 2016-01-08
公开(公告)号: CN105576037B 公开(公告)日: 2018-11-13
发明(设计)人: 石磊 申请(专利权)人: 京东方科技集团股份有限公司
主分类号: H01L29/786 分类号: H01L29/786;H01L29/36;H01L21/66;H01L21/336
代理公司: 北京市柳沈律师事务所 11105 代理人: 彭久云
地址: 100015 *** 国省代码: 北京;11
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摘要:
搜索关键词: 薄膜晶体管 及其 制作 测试 方法 阵列 显示装置
【权利要求书】:

1.一种薄膜晶体管,包括:

半导体层,包括至少三个掺杂部以及与所述至少三个掺杂部均连接的且连续形成的非掺杂部,其中,所述至少三个掺杂部彼此间隔设置并且分布在所述非掺杂部的周边;

至少三个源/漏电极,彼此间隔地设置,并且分别与所述至少三个掺杂部电连接;以及

栅极,在垂直于所述半导体层的方向上与所述非掺杂部交叠且至少延伸到所述非掺杂部与所述掺杂部的交界处。

2.根据权利要求1所述的薄膜晶体管,其中,

在所述半导体层所在面上,所述半导体层包括中间非掺杂部和与所述中间非掺杂部相邻且连接的至少三个凸出部,并且彼此相邻且延伸方向相交的凸出部之间形成凹陷部;

每个凸出部包括一个所述掺杂部;

所述非掺杂部包括所述中间非掺杂部。

3.根据权利要求2所述的薄膜晶体管,其中,每个凸出部还包括靠近所述中间非掺杂部的边缘非掺杂部;

所述非掺杂部还包括所述边缘非掺杂部。

4.根据权利要求3所述的薄膜晶体管,其中,在从每个凸出部到所述中间非掺杂部的方向上,所述每个凸出部包括的所述边缘非掺杂部的尺寸与所述非掺杂部的尺寸之比小于或等于七分之一。

5.根据权利要求3所述的薄膜晶体管,其中,在从每个凸出部到所述中间非掺杂部的方向上,所述每个凸出部包括的所述边缘非掺杂部的尺寸大于0微米且小于1微米。

6.根据权利要求2-5中任一项所述的薄膜晶体管,其中,相邻的凸出部的彼此靠近的边缘相交。

7.根据权利要求2-5中任一项所述的薄膜晶体管,其中,所述至少三个凸出部至少包括两个分别位于所述非掺杂部的相对的两侧并且凸出方向相反的凸出部。

8.根据权利要求7所述的薄膜晶体管,其中,所述至少三个凸出部包括偶数个凸出部。

9.根据权利要求2-5中任一项所述的薄膜晶体管,其中,所述半导体层的平面形状为T字形、十字形或X字形。

10.根据权利要求1-5中任一项所述的薄膜晶体管,还包括:

遮挡层,覆盖在所述半导体层上,并且在垂直于所述半导体层的方向上与所述非掺杂部交叠且与所述掺杂部不交叠。

11.根据权利要求1-5中任一项所述的薄膜晶体管,其中,所述半导体层的材料为多晶硅或者单晶硅。

12.一种如权利要求1所述的薄膜晶体管的测试方法,其中,

所述至少三个掺杂部包括第一掺杂部、第二掺杂部和第三掺杂部,所述第一掺杂部和所述第三掺杂部位于所述非掺杂部的相对的两侧,所述第二掺杂部在从所述第一掺杂部到所述第三掺杂部的方向上位于所述第一掺杂部和所述第三掺杂部之间;

所述至少三个源/漏电极分别与所述至少三个掺杂部电连接;

所述方法包括:

向所述薄膜晶体管的所述栅极施加第一信号,并且利用分别与所述第一掺杂部和所述第三掺杂部电连接的两个源/漏电极获取第一测试结果,以及

向所述薄膜晶体管的所述栅极施加第二信号,并且利用分别与所述至少三个掺杂部中的除所述第一掺杂部之外的两个掺杂部电连接的两个源/漏电极获取第二测试结果。

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