[发明专利]非挥发性内存总成及其制作方法

说明书

技术领域

本发明是有关于一种非挥发性内存总成及其制作方法，特别是一种形成呈上宽下 窄的抹除闸极，使浮动闸极插入部份抹除闸极的下方，以加强局部电场达到快速抹除效果。

背景技术

分离式闸极非挥发性内存总成，已经广泛用于在独立及嵌入式非挥发性应用中。 因为它具有较小扇区清除及电路设计容易支持的特性，目前在愈益壮大及竞争严峻的嵌入 式非挥发性IC产业，像是应用在微控制器MCU及智能卡(smartcard)，分离式闸极非挥发性 内存总成已经越来越重要。

市面上分离式闸极非挥发性内存总成技术中，如Microchip及SST公司的双层多晶 硅分离式闸极具有简易制作技术及可靠稳定度，故对终端用户而言目前为最被认可的方 式。在非挥发性核心中，此技术具有双层多晶硅为作为浮动闸极的第一多晶硅及选择闸极 的第二多晶硅。然而，随着IC装置尺寸持续缩小，因为它用于源极扩散及浮动闸耦合的大面 积特性，双多晶硅分离式闸极不久将能满足尺寸缩小上的需求。

藉由额外添加的多晶硅层来作为耦合控制闸极(如耦合控制闸极)，由于三多晶硅 分离式闸极的记忆单元尺寸缩小，使得三多晶硅分离式闸极演变越来越重要。在非挥发性 核心中，此技术具有三层多晶硅作为浮动闸极的第一多晶硅、耦合控制闸极第二多晶硅、及 抹除闸极/选择闸极的第三多晶硅。

类似于众所皆知堆栈-闸极非挥发性内存总成(如ETOX)，首先设置浮动闸极在位 线方向，然后形成耦合控制闸极来当作蚀刻浮动闸极的屏蔽罩。藉由第三多晶硅及回蚀刻 来形成抹除闸极及选择闸极间隔物，同时形成抹除闸极及选择闸极。因为抹除闸极及选择 闸极包括不同用途的不同闸极介电层，所以选择闸极晶体管氧化层及抹除闸极穿隧氧化层 的制程整合需仔细处理。

不幸地，在现有公知技术的形成分离式闸极结构及方法中上述要求并不容易实 现。而且，浮动闸极以及选择闸极间的绝缘介电层必须整合在可视为浮动闸极及抹除闸极 间绝缘的穿隧氧化层其组成之中。这将使制程复杂化及制程弹性封闭化。最终且最关切地， 现存三多晶硅分离式闸极制程不可避免地牵涉蚀刻，以及牵涉从用来形成抹除节点的浮动 闸极多晶硅其粗糙表面的氧化层成长。假设制作中多晶硅表面及穿隧氧化层并没有非常仔 细处理，浮动闸极多晶硅的不均匀微表面结构，将引起无法预期的穿隧氧化层可靠度问题。

发明内容

鉴于上述问题，本发明提出一种非挥发性内存总成及其制作方法，特别是一种利 用介电层作为硬屏蔽的镶嵌及平坦化制程，以形成抹除闸极(EG)及选择闸极(SG)。

本发明又一目的，在于提供一种非挥发性内存总成及其制作方法，形成呈上宽下 窄的抹除闸极(EG)，使浮动闸极(FG)插入部份抹除闸极(EG)的下方，以加强局部电场达到 快速抹除效果。

为达上述目的，本发明揭露一种非挥发性内存总成的制作方法，步骤包括：提供一 基底；在基底上形成一基底介电层；在基底介电层上形成一第一多晶硅层，以及在第一多晶 硅层上形成一牺牲层；在基底介电层、第一多晶硅层及牺牲层上定义一第一图案开口及一 第二图案开口，且牺牲层堆栈在第一多晶硅层上彼此间隔；选择性去除牺牲层，以及在牺牲 层的两侧形成一第一暂时侧墙介电层；第一多晶硅层及牺牲层在基底介电层上形成若干上 窄下宽的堆栈结构，且相邻上窄下宽的堆栈结构之间在基底介电层上形成一镶嵌沟槽；根 据第一图案开口进行离子布植；增厚镶嵌沟槽位于第一图案开口下方的基底介电层；在镶 嵌沟槽形成一第一侧墙介电层，及第一侧墙介电层沿镶嵌沟槽形成二沟槽；形成一第二多 晶硅层，填入二沟槽；去除在二沟槽内于第二图案开口的第二多晶硅层及第一侧墙介电层； 在基底上定义一第三图案开口，去除位于第三图案开口上的第一多晶硅层及基底介电层以 形成一第一凹槽；在第一凹槽内，形成一晶体管介电层及一第二侧墙介电层，且晶体管介电 层及第二侧墙介电层形成一第二凹槽；形成一第三多晶硅层，填入第二凹槽；在第二多晶硅 层及第三多晶硅层上形成一覆盖介电层；在第一多晶硅层、覆盖介电层、第一侧墙介电层及 第二侧墙介电层上形成一耦合介电层；在耦合介电层选择性形成一第四多晶硅层；以及定 义一第四图案开口以进行离子布植。

较佳地，在第一多晶硅层上位于第一图案开口及第二图案开口之间形成一浮动闸 极。

较佳地，选择性去除牺牲层，利用微影术在光阻上定义牺牲层上部分区域为屏蔽， 非等向性蚀刻去除牺牲层两侧，减少在水平方向上牺牲层的宽度。