[发明专利]半导体结构的形成方法

说明书

一种半导体结构的形成方法，包括：提供半导体衬底；形成若干鳍部，鳍部顶部具有掩膜层，相邻鳍部之间具有第一凹槽和第二凹槽；在第一凹槽和第二凹槽内形成隔离层；去除掩膜层，形成覆盖隔离层和鳍部的第一介质层、第二介质层；在第二介质层表面形成具有开口的图形化掩膜层；沿开口对第二介质层进行离子注入；去除图形化掩膜层，进行退火处理，在第二介质层内形成刻蚀速率小于第二介质层刻蚀速率的掺杂层；去除第二介质层以及部分厚度的掺杂层；刻蚀第一介质层，保留部分厚度的第一介质层；刻蚀隔离层，使第二凹槽以外的隔离层的高度下降。所述方法形成未被回刻蚀的隔离层，在所述未刻蚀的隔离层表面形成伪栅极，可以提高待形成的晶体管的性能。

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体结构的形成方法。

背景技术

随着半导体工艺技术的不断发展，工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，CriticalDimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，鳍式场效应晶体管(Fin FET)作为常规器件的替代得到了广泛的关注。

为了进一步提高鳍式场效应晶体管的性能，应力工程被引入晶体管的制程中，在鳍部两端刻蚀形成源漏凹槽后，在所述源漏凹槽内外延形成SiGe或SiP等应力材料作为源漏材料，对晶体管的沟道区域施加应力，从而提高沟道区域内的载流子迁移率，进而提高形成的鳍式场效应晶体管的性能。

请参考图1，现有半导体结构中，沿鳍部10长度方向上排列的相邻的鳍部10两端之间通过浅沟槽隔离结构20进行隔离，为了获得一定的鳍部高度，浅沟槽隔离结构20的表面低于鳍部10的表面。在形成横跨鳍部10的多晶硅栅极21过程中，为了提高多晶硅栅极21的图形均匀性，通常会在沿鳍部10长度方向上排列的相邻鳍部10之间的浅沟槽隔离结构20表面形成伪多晶硅栅极22，由于浅沟槽隔离结构20的表面低于鳍部10的顶部表面，导致伪多晶硅栅极22的底部也低于鳍部10顶部表面，导致伪栅极22与鳍部10之间具有间隙，在位于多晶硅栅极21两侧的鳍部10内形成源漏凹槽的过程中，很容易导致源漏凹槽的形貌受到影响，使得在源漏凹槽内填充的应力层11的应效果变差，且所述应力层11也容易与伪多晶硅栅极22之间发生桥连，影响形成的鳍式场效应晶体管的性能。

现有技术形成的鳍式场效应晶体管的性能有待进一步的提高。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，可以在未回刻蚀的隔离层表面形成伪栅极，提高所述半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底；刻蚀所述半导体衬底形成若干鳍部，所述鳍部顶部具有掩膜层，相邻鳍部之间具有沿鳍部长度方向排列的第一凹槽和垂直鳍部长度方向的第二凹槽，所述第一凹槽和第二凹槽相交；在所述第一凹槽和第二凹槽内形成隔离层，所述隔离层的表面低于掩膜层表面，暴露出掩膜层的侧壁；去除所述掩膜层后，形成覆盖所述隔离层和鳍部的第一介质层以及位于第一介质层表面的第二介质层；在所述第二介质层表面形成具有开口的图形化掩膜层，所述开口暴露出第二凹槽上方的第二介质层表面；沿所述开口对所述第二介质层进行离子注入；去除所述图形化掩膜层，并进行退火处理，激活注入离子，在第二介质层内形成位于第二凹槽上方的掺杂层，所述掺杂层的刻蚀速率小于第二介质层的刻蚀速率；去除所述第二介质层以及部分厚度的掺杂层；以剩余掺杂层为掩膜刻蚀第一介质层，去除位于掺杂层两侧的第一介质层、掺杂层，保留第二凹槽上方部分厚度的第一介质层；以所述剩余的部分厚度的第一介质层为掩膜，刻蚀隔离层，使位于第二凹槽以外的隔离层的高度下降。

可选的，所述隔离层的形成方法包括：形成填充满第一凹槽、第二凹槽且覆盖掩膜层的隔离材料层；对所述隔离材料层进行平坦化处理，使所述隔离材料层的表面与掩膜层表面齐平；刻蚀所述隔离材料层，使所述隔离材料层高度下降，形成隔离层。