[发明专利]用于自对准互连件、插塞和过孔的织物式图案化

说明书

本发明的实施例包括形成织物式图案化硬掩模的方法。在实施例中，以交替的图案在互连层的顶表面上方形成第一硬掩模和第二硬掩模。然后可以在第一硬掩模和第二硬掩模上方形成牺牲交叉光栅。在实施例中，去除第一硬掩模未被牺牲交叉光栅覆盖的部分，以形成第一开口，并将第三硬掩模沉积至第一开口中。实施例然后可以包括蚀刻通过第二硬掩模未被牺牲交叉光栅覆盖的部分以形成第二开口。可以利用第四硬掩模填充第二开口。根据实施例第一硬掩模、第二硬掩模、第三硬掩模和第四硬掩模相对于彼此具有蚀刻选择性。在实施例中，然后可以去除牺牲交叉光栅。

技术领域

本发明的实施例总体上涉及半导体器件的制造。具体而言，本发明的实施例涉及用于半导体器件的互连结构以及用于制造这种器件的方法。

背景技术

在过去几十年中，集成电路中特征的缩放已经是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征能够在半导体芯片有限基板面上实现更大密度的功能单元。例如，缩小晶体管尺寸允许在芯片上包含更大数量的存储器或逻辑器件，从而制造出具有增大的容量的产品。然而，对于越来越大的容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。

集成电路通常包括导电微电子结构，其在本领域公知为过孔，以将过孔上方的金属线或其它互连件电连接到过孔下方的金属线或其它互连件。过孔通常通过光刻工艺来形成。代表性地，可以在电介质层上方旋涂光致抗蚀剂层，可以通过经图案化的掩模将光致抗蚀剂层暴露于经图案化的光化辐射，然后可以对经曝光的层进行显影，以便在光致抗蚀剂层中形成开口。接下来，可以利用光致抗蚀剂层中的开口作为蚀刻掩模在电介质层中蚀刻用于过孔的开口。这个开口被称为过孔开口。最后，可以利用一种或多种金属或其它导电材料来填充过孔开口以形成过孔。

过去，过孔的尺寸和间距已经逐渐减小，预计将来对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)而言，过孔的尺寸和间距将继续逐渐减小。过孔尺寸的一种度量是过孔开口的临界尺寸。过孔间距的一种度量是过孔节距。

当通过这种光刻工艺来图案化具有极小节距的极小过孔时，存在若干挑战，尤其是当节距大约70纳米(nm)或更小时和/或当过孔开口的临界尺寸大约35nm或更小时。一项这样的挑战就是过孔和上覆互连件之间的重叠，以及过孔和在下连接互连件之间的重叠一般需要被控制到大约四分之一过孔节距的高公差。随着过孔节距随时间缩放得越来越小，重叠公差往往以比光刻设备能够保持的更大速率而随着它们缩小。

另一项这样的挑战是过孔开口的临界尺寸一般会比光刻扫描仪的分辨能力更快地缩放。存在一些缩小技术用以缩小过孔开口的临界尺寸。然而，缩小量往往受到最小过孔节距的限制以及缩小工艺足够光学邻近校正(OPC)中性且不会显著地影响线宽粗糙度(LWR)和/或临界尺寸均匀性(CDU)的能力的限制。

又一种这样的挑战是光致抗蚀剂的LWR和/或CDU特性一般需要随着过孔开口临界尺寸的减小而改善，以便保持临界尺寸预算的相同总体分数。然而，当前大部分光致抗蚀剂的LWR和/或CDU特性并非如过孔开口临界尺寸减小那样快地改善。

另一个这样的挑战是极小的过孔节距通常倾向于低于甚至极紫外(EUV)光刻扫描仪的分辨能力。因此，通常可能需要使用两种、三种或更多种不同的光刻掩模，这倾向于增加制造成本。在某一方面，如果节距继续减小，即使利用多个掩模，也可能无法使用EUV扫描仪来印刷这些极小节距的过孔开口。

因此，在过孔制造技术领域需要改善。

附图说明

图1A是根据实施例的具有包括两种不同硬掩模材料的硬掩模层的互连层的透视图。

图1B是根据实施例，在两个硬掩模材料上方形成牺牲交叉光栅图案之后图1A的互连层的透视图。

图1C是根据实施例，在去除第一硬掩模材料和第二硬掩模材料的部分并形成包括四种不同硬掩模材料的织物式图案化硬掩模层之后，图1B的互连层的透视图。