[发明专利]防止通孔着落短接的倒置选择性电介质交联

说明书

本发明的实施例包含具有通孔的互连结构以及形成这类结构的方法。在实施例中，互连结构包括第一层间电介质(ILD)。第一互连线和第二互连线延伸到第一ILD中。按照实施例，第二ILD定位在第一互连线和第二互连线之上。通孔可经过第二ILD延伸并且电耦合到第一互连线。另外，本发明的实施例包含定位在第二互连线之上的通孔的底部表面的一部分。但是，按照本发明的实施例，隔离层可定位在通孔的底部表面与第二互连线的顶部表面之间。

技术领域

本发明的实施例一般涉及半导体装置的制造。具体来说，本发明的实施例涉及半导体装置的互连结构以及用于制造这类装置的方法。

背景技术

在过去数十年，集成电路的特征的定标（scaling）一直是日益增长的半导体工业背后的推动力。对越来越小特征的定标实现半导体芯片的有限基板面（real estate）上的功能单元的增加密度。例如，缩小晶体管大小允许在芯片上结合增加数量的存储器或逻辑装置，从而导致制作具有增加的容量的产品。但是，更多容量的推动不是没有问题的。优化每个装置的性能的必要性变得日益重要。

集成电路通常包含导电微电子结构(其在本领域称作通孔)，以便将通孔上方的金属线或其他互连电连接到通孔下方的金属线或其他互连。通孔通常通过光刻过程来形成。代表性地，光致抗蚀剂层可在电介质层之上旋涂，光致抗蚀剂层可经过图案化的掩模来暴露于图案化的光化辐射，并且然后可形成暴露层，以便形成光致抗蚀剂层中的开口。随后，通孔的开口可通过使用作为蚀刻掩模的光致抗蚀剂层中的开口而在电介质层中蚀刻。这个开口称作通孔开口。最后，通孔开口可填充有一个或多个金属或其他传导材料，以形成通孔。

在过去，通孔的大小和间隔逐渐减小，并且预计在将来，对于至少一些类型的集成电路(例如高级微处理器、芯片组组件、图形芯片等)，通孔的大小和间隔将持续逐渐减小。通孔的大小的一个量度是通孔开口的临界尺寸。通孔间隔的一个量度是通孔节距。

在通过这类光刻过程以极小节距对极小通孔进行图案化时，其本身存在若干难题，特别是当节距为大约70纳米(nm)或以下时和/或当通孔开口的临界尺寸为大约35 nm或以下时。一种这样的难题在于，通孔与上覆盖（overlying）互连之间的覆盖以及通孔与基础着落（landing）互连之间的覆盖通常需要被控制到通孔节距的大约四分之一的高容差。随着通孔节距随时间而愈来愈小地缩放，覆盖容差趋向于以比光刻设备能够维持的速率甚至要大的速率随其缩放。

因此，在通孔制造技术的领域中需要改进。

附图说明

图1A是按照实施例、采用曝光掩模所图案化的互连结构的截面图。

图1B是按照实施例、已经形成未对齐通孔开口之后的互连结构的截面图。

图2A是按照实施例、具有第一和第二互连线(其具有在第二互连线的顶部表面之上形成的盖层)的互连结构的截面图。

图2B是按照实施例、具有在第二层间电介质中形成的通孔开口和互连线沟槽的互连结构的截面图。

图2C是按照实施例、具有在暴露的第二互连线的顶部表面上有选择地形成的催化剂材料的互连结构的截面图。

图2D是按照实施例、具有填充通孔开口和互连线沟槽的自旋电介质的互连结构的截面图。

图2E是按照实施例、在催化剂材料扩散到自旋电介质中并且已经发起交联反应之后的互连结构的截面图。

图2F是按照实施例、在从通孔开口和互连线沟槽中去除电介质材料的非交联部分之后的互连结构的截面图。

图2G是按照实施例、在第二层间电介质中形成了通孔和互连线之后的互连结构的截面图。

图3A是按照实施例、具有在硬掩模层之上形成的骨干层的互连结构的截面图。

图3B是按照实施例、在沿骨干层的侧壁形成隔离物之后的互连结构的截面图。