[发明专利]制造半导体装置的方法和通过该方法制造的半导体装置

说明书

本发明构思提供了用于制造半导体装置的方法和通过该方法制造的半导体装置。根据该方法，可利用两个或三个光刻工艺和两个间隔件形成工艺来形成具有比通过曝光工艺实现的最小间距更小的细微间距的导电线。另外，可容易地形成导电线的节点分离区，而没有错位问题。

相关申请的交叉引用

本申请要求于2014年12月26日在韩国知识产权局提交的韩国专利申请No.10-2014-0190608的优先权，该申请的公开以引用方式全文并入本文中。

技术领域

本发明构思涉及用于制造半导体装置的方法以及通过该方法制造的半导体装置。

背景技术

双图案化技术可用于形成其间距小于通过曝光设备可实现的最小间距的图案。例如，间隔件可形成在利用光刻工艺形成的牺牲图案的两个侧壁上，并且可利用间隔件作为各个掩模对蚀刻目标层进行蚀刻，以形成细微图案。然而，随着半导体装置高度集成，需要能够形成更细微的图案的新技术。

发明内容

本发明构思的实施例可提供用于制造半导体装置的方法，所述半导体装置能够减小或消除错位问题和简单地形成细微图案。

本发明构思的实施例还可提供具有提高的可靠性和集成密度的半导体装置。

在一个方面，一种用于制造半导体装置的方法可包括以下步骤：在衬底上按次序形成蚀刻目标层、下塑模层和中间塑模层，蚀刻目标层包括分离区；在中间塑模层上形成第一塑模图案；在第一塑模图案的侧壁上形成第一间隔件；利用第一间隔件作为蚀刻掩模来蚀刻中间塑模层，以形成第二塑模图案；在第二塑模图案的侧壁上形成第二间隔件；利用第二间隔件作为蚀刻掩模来蚀刻下塑模层，以形成第三塑模图案；形成至少部分地覆盖第三塑模图案中的至少一个的第四塑模图案，第四塑模图案与分离区竖直地重叠；利用第四塑模图案和通过第四塑模图案暴露的那些第三塑模图案作为蚀刻掩模对蚀刻目标层进行蚀刻，以形成绝缘图案；以及在绝缘图案之间的空间中形成导电线。

在一个实施例中，衬底可包括区块阵列区和外围电路区，并且分离区可位于区块阵列区上。第四塑模图案可包括多个第四塑模图案，并且在外围电路区上的一个第四塑模图案可暴露出蚀刻目标层的在外围电路区上的一部分。

在一个实施例中，第一塑模图案、第二塑模图案和第三塑模图案可形成在区块阵列区上。

在一个实施例中，形成第一塑模图案的步骤可包括：在中间塑模层上形成上塑模层；在上塑模层上形成光刻胶图案，光刻胶图案覆盖外围电路区的上塑模层而暴露出区块阵列区的上塑模层的一些部分；以及利用光刻胶图案作为蚀刻掩模来蚀刻上塑模层，以在区块阵列区上形成第一塑模图案。

在一个实施例中，当形成第三塑模图案时，可完全蚀刻在外围电路区上的那部分下塑模层。

在一个实施例中，形成第四塑模图案的步骤可包括：在第三塑模图案上形成初级塑模层；在初级塑模层上形成光刻胶图案；以及利用光刻胶图案作为蚀刻掩模来蚀刻初级塑模层，以形成第四塑模图案。区块阵列区上的光刻胶图案可与分离区竖直地重叠。

在一个实施例中，第三塑模图案可包括沿着一个方向彼此平行地延伸的第一延伸图案和第二延伸图案，并且第四塑模图案的一个侧壁可设置在第一延伸图案与第二延伸图案之间。

在一个实施例中，对蚀刻目标层进行蚀刻以形成绝缘图案的步骤可包括：蚀刻所述蚀刻目标层的通过第一延伸图案与第二延伸图案之间的第四塑模图案暴露的一部分，以形成伪沟槽。

在一个实施例中，伪沟槽的一部分的宽度可实质上等于第一间隔件的最大宽度，并且伪沟槽的另一部分的宽度可小于第一间隔件的最大宽度。

在一个实施例中，形成导电线的步骤可包括：在伪沟槽中形成伪互连件。伪互连件可位于分离区与邻近分离区的第一绝缘图案之间。