[发明专利]半导体装置

说明书

本发明提供一种半导体装置。在制造搭载有LOCOS漏极型MOS晶体管的集成电路的过程中，对形成栅极的多晶硅膜进行图案化时，有时会产生图案形成不良而使栅极发生偏移。本发明提供一种搭载有LOCOS漏极型MOS晶体管的集成电路，其即使产生图案异常，也不会发生耐压的下降，不会导致耐压不良。通过在LOCOS漏极型MOS晶体管的漏极侧的有源区上形成比栅极氧化膜厚的漏极氧化膜，即使栅极到达漏极的有源区，MOS晶体管的耐压也不会下降。

技术领域

本发明涉及具有MOS型半导体元件的半导体装置，特别是涉及具有具备高耐压的MOS型半导体元件的半导体装置。

背景技术

在构成半导体装置的、具有MOS型晶体管结构的MOS型半导体元件中，为了实现高漏极耐压，需要对其漏极附近进行电场弛豫。实现漏极附近的电场弛豫的方法之一有所谓的LOCOS漏极型MOS晶体管，其中，将利用LOCOS法形成的厚氧化膜(场氧化膜)配置于漏极附近。

图2示出了LOCOS漏极型MOS晶体管的截面图。在P型硅衬底1的表面，分开配置有形成源极区的高浓度的N型扩散层5和形成漏极区的中浓度的N型扩散层2。高浓度的N型扩散层5与中浓度的N型扩散层2之间的沟道区形成厚的栅极氧化膜时，电流驱动能力下降，因此在该部分设置有薄的栅极氧化膜6A。在形成漏极区的中浓度的N型扩散层2之上，配置有作为厚氧化膜的LOCOS氧化膜7。从沟道区上的薄的栅极氧化膜6A至LOCOS氧化膜7配置有栅极8。为了与金属层获得连接，邻接于中浓度的N型扩散层2而形成高浓度的N型扩散层4，在高浓度的N型扩散层4的表面上设置有薄的漏极上的氧化膜(以下称为漏极氧化膜)6B。

有时在形成漏极区的中浓度的N型扩散层2和高浓度的N型扩散层4之下进一步设置低浓度的N型扩散层3。低浓度的N型扩散层3也可以以N型阱区的形式形成。LOCOS氧化膜7原本的目的是元件分离，而将其用于高耐压MOS晶体管的漏极而得到的结构是能够在不增加工序的情况下实现高耐压MOS晶体管的方法。需要说明的是，图中，N+的记载表示杂质浓度高于N±。另外，N±是指杂质浓度高于N型阱的浓度。

针对LOCOS漏极型MOS晶体管，进行了降低漏极耐压的偏差等各种各样的钻研(例如参照专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2002-329728号公报

发明内容

发明所要解决的问题

在搭载有LOCOS漏极型MOS晶体管的集成电路的设计上，期望沿漏极附近的LOCOS氧化膜7的沟道的方向的长度尽可能短。但是，若该长度短，则在制造集成电路的过程中，对形成其栅极的多晶硅膜进行图案化时，有时会发生位置偏移，有可能形成不期望的图案。

将这种图案形成不良的情况示于图3。原本，由多晶硅膜形成的栅极8形成至LOCOS氧化膜7的上表面的平坦部为止，但若产生图案形成不良，则有时会超过LOCOS氧化膜7而到达至设置于漏极的高浓度区域4之上的薄的漏极氧化膜6B。附图的符号12表示延伸至薄的漏极氧化膜6B之上的栅极的部分。在漏极区与栅极之间会施加大的电势差，因此，若形成这种结构，则到达漏极的高浓度区域的栅极之下的漏极氧化膜薄，耐压低，因此无法具有该LOCOS漏极型MOS晶体管所要求的原本的耐压，从而导致耐压不良。

因此，本发明的课题在于提供一种包含具有MOS型晶体管结构的MOS型半导体元件的半导体装置，其即使在形成如上所述的不期望的图案的情况下，耐压也不会下降。

用于解决问题的手段

为了解决上述课题，本发明如下构成。即，其结构为：在LOCOS漏极型MOS晶体管的漏极侧的高浓度区域之上配置比栅极氧化膜厚的漏极氧化膜。

发明效果