[发明专利]解决分栅快闪存储器编程串扰失效的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种解决分栅快闪存储器编程串扰失效的制造方法。

背景技术

随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后存储数据丢失的问题。

为了克服该问题，人们已经设计并开发了多种快闪存储器。基于浮栅概念的闪存由于具有较小的单元尺寸和良好的工作性能成为较为通用的快闪存储器。

快闪存储器包括两种基本结构：栅极叠层(stack gate)和分栅(split gate)结构。其中，栅极叠层快闪存储器包括：依次形成于半导体基片上的隧穿氧化物层、存储电子的浮置氮化硅层、控制氧化层、和控制电子存储和释放的控制栅极多晶硅层，即SONOS结构。分栅快闪存储器包括：半导体基片，位于半导体基片上的耦合氧化层、浮栅层及浮栅氮化硅层，所述浮栅层中具有沟槽，所述沟槽两内具有侧墙，所述侧墙之间具有与所述半导体基片相连的源多晶硅层，所述浮栅的两侧还有控制擦除以及编程的字线。

与栅极叠层存储器不同的是，分栅快闪存储器还在浮栅的一侧形成作为擦除栅极的多晶硅层(也即字线，字线作为控制栅)，在擦写性能上，分栅快闪存储器避免了栅极叠层式存储器的过度擦写问题。

然而现有的分栅快闪存储器存在列穿通串扰失效(PTC，column punch through)的问题。造成该PTC问题的原因是在制备过程中，对源漏极(S/D)进行离子注入(IMP)时，由于字线的凹陷(dimple height)较低，会使IMP注入穿透字线，从而导致PTC问题的产生。

具体的，请参考图1，图1为现有技术中字线的形貌示意图，其中，字线10的表面具有凸起高度H1、凹陷高度H2及拐角高度H3，其中，凹陷高度H2为字线10的最低处，也是最容易被穿透的地方。

请参考图2和图3，图2和图3是现有技术中字线形成过程中的示意图，在多晶硅11形成后，会对多晶硅11进行刻蚀，从而形成字线10，然而，在刻蚀时，由于多晶硅11上会形成有高压栅氧化层40，在刻蚀之前会先去除位于多晶硅11表面的高压栅氧化层40。因为高压栅氧化层40均会形成在逻辑区和存储区，一方面高压栅氧化层40在逻辑区用于形成器件的栅氧化层，另一方面高压栅氧化层40在存储区可以作为字线的刻蚀掩膜。

然而现有技术中形成的高压栅氧化层40通常较薄，在进行字线的刻蚀时，导致刻蚀后的字线高度较低，尤其是形成的凹陷高度H2较低，从而易造成PTC问题。

发明内容

本发明的目的在于提供一种解决分栅快闪存储器编程串扰失效的制造方法，能够增加字线的高度，防止离子注入穿透，避免造成PTC的问题。

为了实现上述目的，本发明提出了一种解决分栅快闪存储器编程串扰失效的制造方法，包括步骤：

提供基片，基片上形成有逻辑区和存储区，存储区上形成有存储多晶硅层，逻辑区上形成有逻辑多晶硅层，存储区与逻辑区上均形成有高压栅介质层，存储区与逻辑区上均形成有高压栅介质层，高压栅介质层位于存储多晶硅层上，逻辑多晶硅层位于高压栅介质层上，通过光刻与蚀刻在逻辑区上形成逻辑栅极；

使用第一次灰化工艺和第一次光阻去除工艺，去除图案化的光阻，所述第一次光阻去除工艺不使用氢氟酸；

使用第二次灰化工艺和第二次光阻去除工艺，去除残留的图案化的光阻，所述第二次光阻去除工艺不使用氢氟酸；

直接刻蚀高压栅介质层和多晶硅层，形成字线。

进一步的，在所述的解决分栅快闪存储器编程串扰失效的制造方法中，所述第一次灰化工艺和第二灰化工艺使用的气体均是氧气。

进一步的，在所述的解决分栅快闪存储器编程串扰失效的制造方法中，氧气流量范围是1000sccm～5000sccm。

进一步的，在所述的解决分栅快闪存储器编程串扰失效的制造方法中，所述第一次灰化工艺和第二灰化工艺反应温度范围是150摄氏度～350摄氏度。

进一步的，在所述的解决分栅快闪存储器编程串扰失效的制造方法中，所述第一次灰化工艺和第二灰化工艺反应时间范围是20s～100s。

进一步的，在所述的解决分栅快闪存储器编程串扰失效的制造方法中，所述第一次光阻去除工艺和第二次光阻去除工艺均为湿法刻蚀工艺。

进一步的，在所述的解决分栅快闪存储器编程串扰失效的制造方法中，所述第一次光阻去除工艺和第二次光阻去除工艺的反应时间范围是20s～120s。