[发明专利]半导体封装结构

说明书

本发明公开一种半导体封装结构，包括一本体、多个第一层、第二层、第三层以及第四层电性接点，前述第一层、第二层、第三层以及第四层电性接点以矩阵方式由外而内依序排列在本体的底面上。相邻的第一层电性接点之间具有两种不同的间距，且相邻的第三层电性接点之间也具有前述两种不同的间距。

技术领域

本发明涉及一种半导体封装结构，特别是涉及一种阵列式封装结构(grid arraypackage structure)。

背景技术

在半导体封装技术领域中，常见的半导体芯片封装类型包含有球栅阵列式(BallGrid Array,BGA)封装、芯片尺寸级封装(Chip Scale Package,CSP)以及倒装式(FlipChip,FC)封装等。举例而言，如图1、图2所示的球栅阵列式封装结构200，其主要包括一本体210以及在本体210底面211以阵列方式配置的锡球220，其中锡球200可取代传统金属导线架(Lead frame)来作为电性接点，从而可具有大面积且传输信号数量多的优点。需特别说明的是，前述本体210内部设有半导体芯片，其中半导体芯片可通过位于本体210底面211的锡球220来和下方的印刷电路板100电连接。

然而，随着半导体电路的复杂化以及信号接脚数量的日益增加，往往造成在封装基板进行电路布局(Layout)时的困难。

发明内容

为解决上述问题，本发明的一实施例提供一种半导体封装结构，包括一本体、多个第一层电性接点、多个第二层电性接点、多个第三层电性接点、以及多个第四层电性接点。前述本体包覆一半导体芯片并具有一底面，前述第一层、第二层、第三层以及第四层电性接点电连接前述半导体芯片，并以矩阵方式由外而内依序排列在前述底面上。其中，相邻的第一层电性接点之间具有两种不同的间距，且相邻的第三层电性接点之间也具有前述两种不同的间距，其中前述两种不同的间距包括一第一间距以及一第二间距，且第二间距大于第一间距。

在本发明一实施例中，前述第二间距为第一间距的两倍。

在本发明一实施例中，前述第一间距为相邻的第一层电性接点之间的最小间距。

在本发明一实施例中，前述第一间距为相邻的第三层电性接点之间的最小间距。

在本发明一实施例中，前述第一层电性接点包含具有前述第一间距的一第一对电性接点、具有前述第一间距的一第二对电性接点以及具有前述第一间距的一第三对电性接点，前述第一对、第二对电性接点之间具有前述第二间距，前述第二对、第三对电性接点之间具有前述第二间距，且前述第二对电性接点位于前述第一、第三对电性接点之间。

在本发明一实施例中，前述第三层电性接点包含具有前述第一间距的一第四对电性接点、具有前述第一间距的一第五对电性接点，以及具有前述第一间距的一第六对电性接点，前述第四对、第五对电性接点之间具有前述第二间距，前述第五对、第六对电性接点之间具有前述第二间距，且前述第五对电性接点位于前述第四、第六对电性接点之间。

在本发明一实施例中，前述本体还具有一封装基板，该封装基板具有一第一电路层以及一第二电路层。

在本发明一实施例中，前述第一电路层包括多个导线以及多个导电部，前述导电部分别连接前述导线以及至少部分的前述第一层、第二层电性接点。

在本发明一实施例中，前述第二电路层包括多个导线以及以及多个导电部，前述导电部分别连接前述导线以及至少部分的前述第三层、第四层电性接点。

在本发明半导体封装结构实施例中，前述半导体封装结构为一球栅阵列式封装结构。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例并配合所附的附图做详细说明。

附图说明

图1为现有半导体封装结构与一电路板结合的示意图；