[发明专利]用于叠层集成电路的双面互连CMOS

说明书

公开了用于叠层集成电路的双面互连CMOS。叠层集成电路(IC)可以将第二层晶片联结到双面的第一层晶片的方式来制造。该双面的第一层晶片包括该晶片正面和反面上的后端制程(BEOL)层。第一层晶片内的延伸触点连接正面和反面BEOL层。延伸触点延伸穿过第一层晶片的结。第二层晶片通过该延伸触点耦合到第一层晶片的正面。附加触点将第一层晶片内的器件耦合到正面BEOL层。在叠层IC中使用双面晶片时，可降低该叠层IC的高度。叠层IC可包括功能等同的各晶片或功能不同的各晶片。

本申请是申请日为2011年4月6日、申请号为201180018782.6(国际申请号PCT/US2011/031386)、发明名称为“用于叠层集成电路的双面互连CMOS”的中国专利申请的分案申请。

技术领域

本公开一般涉及集成电路。尤其地，本公开涉及封装集成电路。

背景技术

叠层IC通过垂直堆叠管芯增强了器件功能性并减小了所占据的面积。在叠层IC中，第二管芯堆叠在第一管芯上，这允许构造扩展到三维(3D)。叠层IC允许具有更多数量组件的产品适应小的尺寸规格(form factor)。半导体管芯的组件密度是管芯中组件数目除以管芯面积。例如，在管芯上堆叠相同管芯使得同样面积中的组件数目近似增加一倍以使组件密度增加一倍。在将第二管芯堆叠在第一管芯上时，这两个管芯共享相同封装并通过该封装向外部器件通信。

可使用若干方法来堆叠管芯，包括堆叠封装(PoP)工艺以及穿硅堆叠(TSS)工艺。但是，在一些应用中，叠层IC的高度是受约束的。例如，超薄蜂窝电话可能不支持具有多个管芯的叠层IC。因此，需要降低叠层IC的厚度。

发明内容

根据本公开的一个方面，叠层集成电路包括第一层晶片。该叠层集成电路还包括延伸穿过该第一层晶片中的结以用于提供通过该第一层晶片的电连接性的第一延伸触点。该叠层集成电路还包括附连到该第一层晶片的第二层晶片。该第二层晶片包括电耦合到该第一延伸触点的电组件。

根据本公开的另一方面，制造叠层集成电路的方法包括打薄第一层晶片以暴露延伸穿过该第一层晶片的结的延伸触点。该延伸触点耦合到正面后端制程层。该方法还包括在打薄该第一层晶片后在该第一层晶片上沉积电介质。该方法还包括在该电介质上沉积反面后端制程层，该反面后端制程层耦合到该延伸触点。该方法还包括在沉积该后端制程层后将第二层晶片联结到该第一层晶片，以使得该第二层晶片上的电路通过该延伸触点耦合到该正面后端制程层。

根据本公开的另一方面，制造叠层集成电路的方法包括打薄第一层晶片以暴露延伸穿过该第一层晶片的源区和漏区中的至少一个的延伸触点的步骤。该延伸触点耦合到正面后端制程层。该方法还包括在打薄该第一层晶片后在该第一层晶片上沉积电介质的步骤。该方法还包括在该电介质上沉积反面后端制程层的步骤，该反面后端制程层耦合到该延伸触点。该方法还包括在沉积该后端制程层后将第二层晶片联结到该第一层晶片，以使得该第二层晶片上的电路通过该延伸触点耦合到该正面后端制程层的步骤。

根据本公开的另一方面，叠层集成电路包括在正面具有第一后端制程层并在反面具有第二后端制程层的第一层晶片。该叠层集成电路还包括用于通过所述第一层晶片的结将所述第一后端制程层耦合到所述第二后端制程层的装置。该叠层集成电路进一步包括在所述第一层晶片的所述反面上耦合到所述第二后端制程层的第一接触焊盘。该叠层集成电路还包括在正面具有第三后端制程层的第二层晶片。该叠层集成电路进一步包括在该第二层晶片的正面上、耦合到该第三后端制程层并耦合该第一接触焊盘的第二接触焊盘。该耦合装置将将该第三后端制程层耦合到该第一后端制程层。