[发明专利]一种TSV通孔侧壁的平坦化方法

说明书

技术领域

本发明属于半导体制造和封装技术领域，涉及一种TSV通孔侧壁的平坦化方法。

背景技术

随着集成电路的集成度不断提高，半导体技术也持续的飞速发展。随着集成电路技术进入32纳米甚至22纳米技术平台之后，系统复杂性、设备投资成本等方面的急剧上升，为此，利用现代电子封装技术实现高密度的3D(三维)集成，成为了微电子电路(包括MEMS)系统级集成的重要技术途径。

在众多的3D封装技术中，硅通孔(Through-Silicon-Via，TSV)技术成为现在研究的热点。目前，硅通孔结构的加工技术主要包括激光开孔、湿法各向异性刻蚀、反应离子刻蚀技术以及Bosch(波什)刻蚀工艺等。其中Bosch刻蚀工艺具有高的刻蚀速率、非常好的形貌控制性，并且对掩膜具有高的选择比，因此受到了人们的广泛关注，成为目前3D封装技术中硅通孔加工的主流技术。

现有的TSV通孔的形成方法包括以下步骤：提供形成有硬掩模图形的半导体衬底，所述硬掩模图形与通孔对应；以所述硬掩模图形为掩模，刻蚀半导体衬底形成通孔。

由于半导体衬底通常都具有相当的厚度，形成通孔的工艺为等离子刻蚀工艺通常为波什刻蚀技术(Boschprocess)，波什刻蚀能够形成深宽比相当高的垂直通孔，但是，请参考图1，图1是具有扇贝形貌的TSV通孔示意图；包括半导体衬底1和TSV通孔2，形成的TSV通孔2侧壁不光滑，凸凹不平，形似波浪，也被称为扇贝形貌(scallopingorroughness)，即TSV通孔2侧壁最凸出处与最凹陷处之间的距离差可达100nm。

由于Bosch工艺在TSV通孔加工过程中刻蚀与钝化交替进行，因此在TSV通孔侧壁上侧壁产生扇贝形貌，该侧壁结构影响后续介质层、阻挡层、种子层的均匀沉积，进而影响铜电镀填充工艺以及器件性能。此外，扇贝形貌会导致TSV通孔侧壁上工作过程中应力、电场不均匀分布，从而影响器件可靠性，加速器件失效。

因此，本领域技术人员亟需提供一种TSV通孔侧壁的平坦化方法，改善TSV通孔侧壁的扇贝形貌，从而提高器件的电学性能以及良率。

发明内容

本发明所要解决的技术问题是提供一种TSV通孔侧壁的平坦化方法，改善TSV通孔侧壁的扇贝形貌，从而提高器件的电学性能以及良率。

为了解决上述技术问题，本发明提供了一种TSV通孔侧壁的平坦化方法，包括以下步骤：

步骤S01、提供半导体衬底，并对所述半导体衬底进行刻蚀，以在所述半导体衬底内得到通孔；其中，所述通孔的侧壁具有凸出部和凹陷部；

步骤S02、采用CVD工艺在所述通孔的侧壁淀积二氧化硅薄膜；

步骤S03、采用湿法刻蚀工艺对所述二氧化硅薄膜进行部分刻蚀；其中，所述通孔侧壁的凸出部暴露在药液中，所述通孔侧壁的凹陷部保留部分二氧化硅薄膜；

步骤S04、对未覆盖二氧化硅薄膜的凸出部进行刻蚀；

步骤S05、去除所述通孔侧壁上剩余的二氧化硅薄膜。

优选的，步骤S04中，通入氟化氙气体对未覆盖二氧化硅薄膜的凸出部进行刻蚀，所述凸出部的刻蚀厚度为

优选的，所述氟化氙气体流量为5～15sccm，气体压力为0.5～1Torr。

优选的，步骤S02中，所述二氧化硅薄膜的厚度为

优选的，步骤S03中，所述二氧化硅薄膜的刻蚀速率不大于所述二氧化硅薄膜的刻蚀厚度为刻蚀时间不小于5min。

优选的，步骤S03中，所述湿法刻蚀工艺中的刻蚀药液为DHF、BOE以及APM其中的一种；其中，DHF中的H₂O:HF体积比大于200:1，BOE中的NH₄F:HF的体积比大于10:1，APM中NH₄OH:H₂O₂:H₂O的体积比控制在1:1:20～1:4:5之间，且药液温度不高于80度。

优选的，步骤S05中，采用湿法刻蚀工艺去除所述通孔侧壁上剩余的二氧化硅薄膜。

优选的，步骤S05中，所述二氧化硅薄膜的刻蚀速率不大于所述二氧化硅薄膜的刻蚀厚度大于