[发明专利]高速缓存路预测

说明书

本公开涉及高速缓存路预测。在示例中，提供了用于预测在多路高速缓存中请求的内存地址更可能被保留在哪一路的系统和方法基于由其访问的最后的路，如果指定地址寄存器可用。如果不可用，那么系统可以确定没有最好的预测可用。在这种情况下，每路都是可读的，且多余的值被忽略，或高速缓存填充被适时地执行。在某些实施方案中，在基址加偏移量寻址模式中，只有加法运算的最低有效位的一部分被用于路预测。这使得在全宽加法完成前做出决定，使时钟周期长度不会不必要地由预测操作加长。

技术领域

本专利申请涉及信号处理领域，并且更具体地涉及配置用来高速缓存路预测的处理器。

背景技术

处理器中的“等待状态”是指该处理器闲置以等待内存操作完成而不是做有用的工作，避免过量“等待状态”的已知方法是为处理器使用专用的本地高速内存。在不同的体系结构中，这种高速内存可以采取一个或多个高速缓存或L1、L2或其它本地内存的形式，每种都有其自己特定的优点和用途。贯穿本说明书，所有的本地高速内存都被统称为“高速缓存”。

然而，只有在所需数据可以被写入或从本地内存读取时，这种本地内存才是有用的。特别地，当处理器需要从特定内存位置读值，且该内存位置还没有被加载到高速缓存中时，会发生“高速缓存未命中”。在这种情况下，内存子系统可能需要执行高速缓存填充来从内存获取所需的值，在此期间，处理器可以至少部分地处于闲置状态。

发明内容

根据本公开的一个方面，提供了一种计算系统，包括：处理器；包括 N个高速缓存路的高速缓存；包括路区的寄存器；和电路和逻辑操作，用来通知所述处理器以：从所述高速缓存访问值，包括从多路读取值和仅保留来自路W的值；和将W编码在所述寄存器的路区中。

根据本公开的另一个方面，提供了一种用于访问N路高速缓存的高速缓存控制器，包括电路和逻辑用以：从所述高速缓存中访问值，包括从多路读取值和仅保留来自路W的值；将W编码在寄存器的路区中。

根据本公开的再一个方面，提供了一种用于具有N路高速缓存的处理器中路预测的方法，包括：从所述高速缓存访问值，包括从多路读取值和仅保留来自路W的值；和将W编码在寄存器的路区中。

附图说明

通过阅读附图及下面的详细描述，我们可以更好的理解本申请。需要强调的是，按照在业界的标准做法，各种特征未按比例绘制，并且仅用于说明目的。事实上，各种特征的尺寸可为了讨论清楚而任意放大或缩小。

图1是根据本说明书一个或多个示例的处理器的框图。

图2是根据本说明书一个或多个示例的计算系统的框图。

图3A和3B是根据本说明书一个或多个示例的多路高速缓存的框图。

图4是根据本说明书一个或多个示例的高速缓存子系统的框图。

图5A-5F是根据本说明书一个或多个示例的路预测的流程图。

图6A和6B是根据本说明书一个或多个示例的路预测的流程图。

图7A和7B是根据本说明书一个或多个示例的路预测的流程图。

具体实施方式

综述

第一个示例展示了计算系统，该系统包括：处理器、包括Y高速缓存路的高速缓存、包括路区的寄存器和用于通知处理器来从高速缓存中访问值的电路和逻辑操作，其包括从多路读取值和仅保留来自路W的值，以及在寄存器路区中编码W。

第二个示例展示了用于访问Y路高速缓存的高速缓存控制器，包括用于从高速缓存访问值的电路和逻辑，其包括从多路读取值和仅保留来自路 W的值，以及在寄存器路区编码W，以用于预测在随后的内存访问事件中首先检查哪路。