[发明专利]高速缓存路预测

权利要求书

1.一种计算系统，包括：

处理器；

包括N个高速缓存路的高速缓存；

寄存器；和

电路和逻辑，操作用来通知所述处理器以：

从所述高速缓存访问值，包括从多路读取值和仅保留来自路W的值；和

将W编码在所述寄存器的路位中。

2.根据权利要求1所述的计算系统，其中所述寄存器包括：N个路位，等待路标志，和未命中标志。

3.根据权利要求1所述的计算系统，其中电路和逻辑进一步操作用于通知所述处理器为了期望的值检查路W，而无需访问所述高速缓存中的任何另外的路。

4.根据权利要求1所述的计算系统，还包括加法器，并且其中所述电路和逻辑还能够操作以通知所述处理器以：

仅在所述加法器中的加法运算的结果表示期望的值在现在的高速缓存行中的情况下，为了期望的值搜索路W。

5.根据权利要求4所述的计算系统，其中所述加法运算的结果仅包括全加运算的一部分。

6.根据权利要求4所述的计算系统，其中所述加法运算的结果仅包括所述加法器的最低有效输出位中的一部分。

7.根据权利要求1所述的计算系统，其中所述电路和逻辑还能够操作以通知处理器以：

访问高速缓存中的第一值，确定未命中位被设置，并设置等待路位；和

访问高速缓存中的第二值，确定所述等待路位被设置，从所述高速缓存中接收W，并将W编码在所述寄存器中。

8.一种用于访问N路高速缓存的高速缓存控制器，包括电路和逻辑用以：

从所述高速缓存中访问值，包括从多路读取值和仅保留来自路W的值；

将W编码在寄存器的路位中。

9.根据权利要求8所述的高速缓存控制器，其中所述寄存器包括：N个路位，等待路标志，和未命中位。

10.根据权利要求8所述的高速缓存控制器，其中所述电路和逻辑还能够操作来为了期望的值检查路W，而不访问所述高速缓存中的任何另外的路。

11.根据权利要求8所述的高速缓存控制器，还包括加法器，且其中所述电路和逻辑还能够操作来：

仅在所述加法器中的加法运算的结果表示期望的值在现在的高速缓存行中的情况下，为了期望的值搜索路W。

12.根据权利要求11所述的高速缓存控制器，其中所述加法运算的结果仅包括全加运算的一部分。

13.根据权利要求11所述的高速缓存控制器，其中所述加法运算的结果仅包括所述加法器的最低有效输出位中的一部分。

14.根据权利要求8所述的高速缓存控制器，其中所述电路和逻辑还能够操作来：

访问高速缓存中的第一值，确定未命中位被设置，并设置等待路位；和

访问高速缓存中的第二值，确定所述等待路位被设置，从所述高速缓存接收W，以及将W编码在所述寄存器中。

15.一种用于具有N路高速缓存的处理器中路预测的方法，包括：

从所述高速缓存访问值，包括从多路读取值和仅保留来自路W的值；和

将W编码在寄存器的路位中。

16.根据权利要求15所述的方法，还包括为了期望的值搜索路W，而不访问所述高速缓存中的任何另外的路。

17.根据权利要求16所述的方法，其中所述访问值还包括：

仅在采用加法运算的结果表示所述期望的值在现在的高速缓存行中的情况下，为了所述期望的值搜索路W。