[发明专利]用于非平面半导体器件鳍下中的III-V族半导体合金及其形成方法

说明书

描述了一种半导体器件，包括鳍下区域和沟道，鳍下区域包括第一III‑V族半导体合金，沟道包括第二III‑V族半导体合金。在一些实施例中，半导体器件包括衬底，衬底包括由至少两个沟槽侧壁限定的沟槽，其中第一III‑V族半导体合金沉积于衬底上沟槽之内，第二III‑V族半导体合金外延生长于第一III‑V族半导体合金上。在一些实施例中，所述第一III‑V族半导体合金和所述第二III‑V族半导体合金之间的导带偏移大于或等于大约0.3电子伏。还描述了制造这种半导体器件和包括这种半导体器件的计算装置的方法。

技术领域

本公开涉及包括一种或多种III-V族半导体合金作为鳍下（subfin）材料的非平面半导体器件。还描述了制造这种器件的方法。

背景技术

可以通过若干种减性和加性工艺来制造晶体管和其他半导体器件。通过在除硅之外的半导体材料，例如锗和III-V族材料中形成器件层，可以获得某些益处，例如，晶体管的沟道迁移率。在诸如硅的晶体材料充当起始材料的情况下，可以利用外延生长技术（例如，异质外延）以在衬底上加性地形成包括非硅材料的晶体管沟道。这样的工艺由于很多原因可能具有挑战性，这些原因包括但不限于，衬底和其上外延生长的层的晶格常数和/或热性质的失配。

硅基场效应晶体管（FET）器件的制造商们现在已经使采用非平面晶体管的器件商用化。这样的器件可以包括从衬底突出的硅鳍，并包括鳍下区域（例如，其至少一部分在沟槽电介质的表面下方）和上方的沟道。这样的器件还可以包括一个或多个环绕沟道的两个、三个甚至四个侧面的栅极电极（在下文中，称为“栅极”）（例如，双栅极、三栅极、纳米线晶体管等）。在栅极的任一侧上，在沟道中形成或生长源极区和漏极区，使得耦合到沟道。在任何情况下，这些非平面晶体管设计都常常相对于平面晶体管表现出显著改善的沟道控制以及改进的电气性能（例如，改进的短沟道效应、减小的源极到漏极电阻等）。

尽管上述器件具有潜力，但它们可能有一种或多种缺点，这些缺点可能限制其用途。例如，鳍下泄露（沟道经由鳍下区域在源极和漏极之间的泄露）可能会阻碍栅极使非平面晶体管截止的能力。考虑到这一点，用于在诸如上述那些非平面器件中包含鳍下泄露的一种方法是利用与源极和漏极中使用的掺杂剂相反类型（P或N）的掺杂剂对鳍下区域进行掺杂。尽管这种方法可能有效，但掺杂剂扩散和Deb ye长度可能限制通过这种方法生成的对鳍下泄露的障碍的陡峭度。

非平面半导体器件的鳍下区域和沟道之间导带偏移（CBO）的设计是用于包含鳍下泄露的另一种方法。在那种方法中，可以采用较宽的CBO和突变异质结以约束沟道电子到达沟道区域，并防止它们泄露到鳍下区域中。不过，制造和现有材料考虑可能限制该方法的实际可用性。

发明内容

根据本发明的实施例，提供了一种半导体器件，包括：衬底，所述衬底包括由至少两个沟槽侧壁限定的沟槽；第一III-V族半导体合金，所述第一III-V族半导体合金位于所述衬底上和所述沟槽之内，其中所述第一III-V族半导体合金是四元III-V族半导体合金；第二III-V族半导体合金，所述第二III-V族半导体合金位于所述第一III-V族半导体合金上；其中：在所述第一III-V族半导体合金上外延生长所述第二III-V族半导体合金；并且所述第一III-V族半导体合金和所述第二III-V族半导体合金之间的导带偏移大于或等于0.3电子伏，并且其中所述四元III-V族半导体合金是从铝、镓、铟和砷的合金（AlGalnAs），铝、镓、砷和锑的合金（AlGaAsSb）及其组合选择的。

根据本发明的实施例，提供了一种制造半导体器件的方法，包括：在衬底上和由至少两个沟槽侧壁限定的沟槽之内形成第一III-V族半导体合金的层；在所述第一III-V族半导体合金上外延形成第二III-V族半导体合金的层；其中所述第一III-V族半导体合金是四元III-V族半导体合金，并且其中所述第一III-V族半导体合金和所述第二III-V族半导体合金之间的导带偏移大于或等于0.3电子伏，并且其中所述四元III-V族半导体合金是从铝、镓、铟和砷的合金（AlGalnAs），铝、镓、砷和锑的合金（AlGaAsSb）及其组合选择的。