[实用新型]硅通孔结构

说明书

技术领域

本实用新型涉及半导体制造领域，尤其涉及一种硅通孔结构。

背景技术

近年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)或同步动态随机存储器(SDRAM)的叠层封装。

随着CMOS工艺开发的不断发展，继续等比例缩小的局限越发明显，系统设计师们开始越来越多地转向多芯片封装，而不是继续依赖在单一芯片上集成更多的器件来提高性能。为了在叠层芯片封装中实现多芯片间的互连，通常采用引线键合技术，将芯片边缘的I/O端都连接到封装基板上。但随着电路密度和复杂性的持续增长，以及由此引发的互连过程中信号拥堵情况的加剧，使得采用这种方法还是无法解决频宽和功耗问题。最新的3D叠层芯片技术采用直接穿过有源电路的多层互连结构，有望显著提高系统性能。

随着3D封装技术的大规模应用，对3D封装技术中硅通孔(TSV，Through-Silicon-Via)的可靠性要求越来越高。一般的硅通孔结构采用铜(Cu)作为导电物质填充到硅通孔(TSV)中，再平坦化，方便与后续形成在硅通孔上的金属层互连。

请参考图1，图1为现有技术中硅通孔结构的结构示意图；在半导体衬底10内形成通孔，并在通孔中填充硅通孔连线20，所述半导体衬底10通常为硅衬底，所述硅通孔连线20的材质通常为Cu，接着在所述半导体衬底10和硅通孔连线20的表面形成金属互连层30，所述金属互连层30的材质通常为Al，所述半导体衬底10通常为Si。

然而，由于半导体工艺中很多工艺均需要采用高温处理，在对Cu的高温处理时，能够使Cu的晶粒发生生长及重结晶而导致其晶粒尺寸发生变化，进而造成硅通孔结构中填充的Cu的体积发生较大变化，由于硅通孔结构中Cu填充至通孔之中，因此Cu被周围的衬底Si环绕，无法向四周及下方生长，因此，其体积的增加会导致Cu向硅通孔结构的上方生长，该种现象被称为Cu的突起(Protrusion)现象。铜突起现象会导致形成在其上方的金属互连层30及层间介质层(图未示出)受力而发生变形，严重情况下可能导致上方膜层破裂，进而影响产品的可靠性。

实用新型内容

本实用新型的目的在于提供一种硅通孔结构，能够避免铜突起对形成在其上方的金属互连层造成影响，保证产品的可靠性。

为了实现上述目的，本实用新型提出了一种硅通孔结构，所述硅通孔结构包括：半导体衬底、硅通孔连线以及具有塑性变形能力的缓冲层，其中，所述硅通孔连线形成于所述半导体衬底内，所述缓冲层形成于所述硅通孔连线的表面，并暴露出一部分硅通孔连线。

可选的，所述硅通孔结构还包括金属连线层，所述金属连线层形成于所述缓冲层、硅通孔连线和半导体衬底的表面。

可选的，所述硅通孔结构还包括介质层，所述介质层形成于所述金属连线层的表面。

可选的，所述缓冲层为圆柱体。

可选的，所述缓冲层横截面的直径范围是3μm～5μm。

可选的，所述缓冲层的厚度范围是1μm～2μm。

可选的，所述缓冲层位于所述硅通孔连线的中心区域。

与现有技术相比，本实用新型的有益效果主要体现在：在硅通孔连线的表面形成一层具有塑性变形能力的缓冲层，当硅通孔连线经过高温处理发生突起时，缓冲层能够发挥其塑性变形的能力，产生一定的收缩形变，可以通过自身的收缩来抵消铜突起现象，防止突起对上方膜层造成挤压，保证产品的可靠性。

附图说明

图1为现有技术中硅通孔结构的结构示意图；

图2-图3为本实用新型一实施例中形成缓冲层过程中的结构示意图；

图4为本实用新型一实施例中出现铜突起现象的结构示意图。

具体实施方式

下面将结合示意图对本实用新型的硅通孔结构进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。