[发明专利]半导体存储器件

权利要求书

1.一种半导体存储器件，包括：

第一存储体中所包括的第一页缓冲器块和第二存储体中所包括的第二页缓冲器块；

输入/输出控制电路，其适于将输入数据传送至数据线；

第一列解码器和第二列解码器，其适于：基于多个页缓冲器选择信号和通过由所述第一列解码器和所述第二列解码器共享的地址线传送的列地址，来分别选择所述第一存储体中所包括的所述第一页缓冲器块和所述第二存储体中所包括的所述第二页缓冲器块，以锁存通过所述数据线传送的所述输入数据；以及

控制信号发生电路，其适于产生所述多个页缓冲器选择信号，

其中，当在输入与所述第二存储体相对应的第二存储体地址之前输入与所述第一存储体相对应的第一存储体地址时，数据被同时输入至所述第一存储体和所述第二存储体，以及当在输入所述第一存储体地址之前输入所述第二存储体地址时，所述第二存储体的数据输入操作在所述第一存储体的数据输入操作之前执行。

2.如权利要求1所述的半导体存储器件，还包括时钟发生单元，其适于基于命令信号产生内部时钟和数据输入时钟。

3.如权利要求2所述的半导体存储器件，还包括地址计数器，其适于对所述内部时钟进行计数以基于所述命令信号产生所述列地址，以及将所述列地址通过所述地址线传送至所述第一列解码器和所述第二列解码器。

4.如权利要求1所述的半导体存储器件，其中，在数据输入操作期间，当数据被同时输入至所述第一存储体和所述第二存储体时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块。

5.如权利要求1所述的半导体存储器件，其中，在数据输入操作期间，当所述第一存储体和所述第二存储体中的一个被选中时，所述控制信号发生电路将所述页缓冲器选择信号激活，以选择所述第一页缓冲器块和所述第二页缓冲器块之中与选中的存储体相对应的页缓冲器块。

6.如权利要求1所述的半导体存储器件，其中，所述输入/输出控制电路包括：

第一数据线控制单元，其适于将所述输入数据传送至与所述第一存储体相对应的第一数据线；以及

第二数据线控制单元，其适于将所述输入数据传送至与所述第二存储体相对应的第二数据线。

7.如权利要求6所述的半导体存储器件，其中，所述第一数据线控制单元包括多个第一数据控制单元，所述多个第一数据控制单元适于基于第一数据输入时钟和第二数据输入时钟将所述输入数据传送至所述第一数据线。

8.如权利要求7所述的半导体存储器件，其中，所述第二数据线控制单元包括多个第二数据控制单元，所述多个第二数据控制单元适于基于第三数据输入时钟将所述输入数据传送至所述第二数据线。

9.如权利要求8所述的半导体存储器件，其中，所述第一数据输入时钟和所述第三数据输入时钟具有相同的周期，并且交替地触发。

10.如权利要求8所述的半导体存储器件，其中，在数据输入操作的最后部分，所述第二数据输入时钟比所述第一数据输入时钟多触发一次。

11.一种半导体存储器件，包括：

第一存储体和第二存储体，每个存储体包括存储单元和页缓冲器单元；

输入/输出焊盘单元，其适于接收输入数据、命令信号和地址信号；

第一列解码器和第二列解码器，其适于基于多个页缓冲器选择信号和列地址来分别控制所述第一存储体和所述第二存储体的页缓冲器单元的数据锁存操作；

控制信号发生电路，其适于产生所述页缓冲器选择信号；

地址计数器，其适于通过由所述第一列解码器和所述第二列解码器共享的地址线传送所述列地址；以及

输入/输出控制电路，其适于将所述输入数据传送至与所述第一存储体和所述第二存储体的页缓冲器单元耦接的数据线。