[发明专利]自对准接触制造方法

说明书

一种自对准接触制造方法，包括：在衬底上的第一层间介质层中形成栅极开口；在栅极开口中形成金属栅极；在金属栅极以及第一层间介质层上形成第二层间介质层；在第二层间介质层上形成位于金属栅极上方的掩模图形；以掩模图形为掩模，依次刻蚀第二层间介质层和第一层间介质层，直至暴露衬底，形成自对准的源漏接触孔。依照本发明的自对准接触制造方法，不对金属栅极凹陷而是直接在其顶部形成保护层，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种自对准接触制造方法。

背景技术

MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。为了更有效控制栅极堆叠的形貌(profile)，业界目前普遍采用后栅工艺，也即通常先在衬底上沉积多晶硅等材质的假栅极，沉积层间介质层(ILD)之后去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。之后，刻蚀ILD形成暴露源漏区的接触孔，在接触孔中沉积金属材质形成接触插塞(plug)，完成源漏互连。

然而，随着器件集成度提高，器件特征尺寸持续缩减，栅极长度与源漏区的尺寸都在等比例缩减。当源漏区的尺寸较小例如亚20nm时，将会给接触(contact)工艺带来巨大挑战。这主要体现在对光刻的关键尺寸(CD)以及重叠(overlay)有较高的要求。例如，为了降低接触本身的串联电阻，要求接触孔尺寸大体与源漏区尺寸接近。如果接触孔尺寸明显小于源漏区(特别是重掺杂源漏区SD)的尺寸，这对于光刻的关键尺寸要求较高，同时较小尺寸的接触孔本身串联电阻将较大。此外，由于接触孔与栅极之间距离减小，对接触孔光刻的重叠性要求较高。如果重叠较大会造成接触与栅极之间的短路。

为了解决这种问题，需要一种对光刻CD和overlay要求相对较低的工艺。目前业界已经提出了自对准接触(SAC)工艺以及其他类似SAC工艺意图解决上述问题。

通常，SAC工艺包括后栅工艺中的假栅极堆叠图形化、形成源漏区、沉积ILD并移除假栅极堆叠形成栅极开口、在栅极开口中沉积栅极介质层以及双层金属栅极导电层。随后为了使得源漏接触能自对准的形成，采用回刻(etch--back)或者CMP工艺对金属栅极顶部进行凹陷处理，因为金属栅极两侧为栅极侧墙(通常为氮化硅材质)以及ILD，因此可以控制刻蚀工艺参数或者CMP研磨料的组分使其对于金属刻蚀、抛光速率较大，自对准的形成凹陷。在形成的凹陷中填充氮化硅等硬质材料作为顶部绝缘层和刻蚀停止层，并且随后CMP直至暴露ILD。随后，调整工艺参数进行刻蚀，由于金属栅极顶部有氮化硅硬质材质覆盖保护，垂直刻蚀仅针对低k材料、氧化硅等软质材料，去除了金属栅极、侧墙两侧的ILD直至暴露源漏极区域，形成了与栅极两侧源漏区尺寸大致相同的自对准的接触孔。这种工艺对于光刻的CD误差控制以及overlay大小要求均较常规工艺小。

然而如上所述，为了避免光刻偏移较大时接触与栅极之间短路，需要自对准刻蚀栅极内部的金属，然后将刻蚀形成的空洞填充SiN作为绝缘材料并进行CMP。这样就要求栅极做的要足够高，否则回刻、CMP等凹陷工艺将去除大部分金属栅极，导致器件失效。而栅极高度增加，不利于其上方多层互连的小型化，并且提高了在ILD中栅极开口中沉积填充金属层的难度，容易形成气泡、孔洞等缺陷。同时增加了一步CMP，这将会增加工艺难度与工艺成本。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新自对准接触孔制造方法，能有效适当放宽关键尺寸和重叠大小的限制，提高了对工艺波动的稳定性和器件可靠性，降低了制造成本和工艺难度。