[发明专利]埋入式导电配线的制作方法

说明书

技术领域

本发明系有关于一种导电配线的制作方法，尤指一种厚膜导电配线的制作方法。

背景技术

近年随电子技术的进展，供搭载诸如半导体组件、集成电路、电子零件等之用的配线基板，除小型化(Miniaturization)之外，也朝高积体化、高输出化及高速化急速进展。尤其，上述的配线基板的制作过程也朝金属配线细微化开发。例如，当在基板上形成诸如铜等金属配线之际，一般可以采用溅镀成膜与电解电镀等制程。

当以习知技术在基板上制作厚膜金属配线时，因金属配线的厚度会影响蚀刻能力，往往因蚀刻不洁影响产品制作良率，甚至无法制作出预期铜厚、配线间距的产品。

发明内容

本发明实施例在于提供一种厚膜导电配线的制作方法。

本发明其中一实施例所提供的一种埋入式导电配线的制作方法。包括下列步骤。首先，提供一基板。接着，将基板进行图案化处理，以于基板的上表面形成一第一凹槽区域。然后，于基板的上表面形成一导电层，其中，导电层包括一导电图案，导电图案至少填入第一凹槽区域内，导电图案在厚度方向上凸出于基板的上表面，导电图案的侧壁形成一第二凹槽区域，且第二凹槽区域内具有导电层的部分厚度。接着，于导电层上形成一第一牺牲图案，其中，第一牺牲图案至少填入第二凹槽区域内，第一牺牲图案在厚度方向上凸出于导电图案的上表面，第一牺牲图案的侧壁形成一第三凹槽区域，且第三凹槽区域暴露一部分的导电图案。然后，将导电层进行电镀处理，使第三凹槽区域所暴露的导电图案增厚。最后，移除第一牺牲图案，并且，移除第二凹槽区域内的导电层。

通过本发明实施例所提供的埋入式导电配线的制作方法，可不受限于蚀刻能力而制作出配线密度高、配线宽度窄的厚膜导电配线。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1A至图1J示出本发明一实施例的埋入式导电配线的制作方法的步骤流程。

图2为本发明另一实施例的埋入式导电配线的制作方法的步骤流程图。

附图标记说明

1基板

101基板的上表面

2第一凹槽区域

3” 初始导电层

3、3’ 导电层

31、31’ 导电图案

301、301’ 上表面

4、4’ 第二凹槽区域

5第一牺牲图案

501上表面

6第三凹槽区域

7第二牺牲图案

8蚀刻阻挡层

H1、H2厚度

H3 高度

S1～S7 步骤

具体实施方式

请参阅图1A至图1J，图1A至图1J为本发明一实施例的具有埋入式导电配线的基板在制作过程中的侧视示意图，并且，图1A至图1J示出本发明一实施例的埋入式导电配线的制作方法的步骤流程。

请参考图1A，首先，提供一个基板1。基板1的种类可依据实际需求而选择。例如，当所述导电配线的制作方法是应用于半导体领域中，基板1可为含硅的半导体晶圆；在其它应用上，基板1可以是线路基板，而基板1的材料可以是聚碳酸酯(polycarbonate，PC)、聚碳酸酯与丙烯腈-丁二烯-苯乙烯共聚物(Acrylonitrile Butadiene Styrene，ABS)或含有玻璃纤维的材料。基板1也可以是玻璃基板。

接着，请参考图1B，将基板1进行图案化处理，以于基板1的上表面101形成第一凹槽区域2。关于将基板1进行图案化处理的步骤的实施方式，可用激光烧蚀基板1，以于基板1的上表面101开槽。如图1B所示，第一凹槽区域2具有一预定深度。

接着，请参考图1C，为了于基板1的上表面101形成导电层3(图1D)，可先整面性地形成初始导电层3”于基板1的上表面101，其中，初始导电层3”是填满第一凹槽区域2。形成初始导电层3”的方式可采用例如印刷导电膏、喷涂(Spray coating)、无电镀法(electroless plating)或溅镀法(Sputtering)等常见的导电材料涂布制程。