[发明专利]具有零延迟的旁路多路复用器的触发器

说明书

示例性实施例会公开一种插入零延迟的旁路多路复用器的触发器电路，其包括：主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号控制从电路基于旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。

相关申请的交叉引用

本申请要求于2013年8月5日提交的第61/862,249号美国临时申请的优先权，通过引用将其全部公开内容结合于此。

技术领域

与示例性实施例一致的装置涉及具有零延迟的旁路多路复用器的触发器，并且更具体地，涉及具有零延迟的旁路多路复用器的触发器，其可以实现不引起额外延迟的测试设计(DFT)覆盖。

背景技术

在相关技术中，主-从触发器配置一般被用来操纵被提供到至少一个存储器电路中的时钟输入。例如，被操作的时钟输入可以是分频时钟或拉伸(stretched)时钟。

然而，在相关技术中，如果时钟输入被主-从触发器操纵，则可能丢失用于存储器电路的DFT覆盖。因此，布置在相关技术的主-从触发器配置的下游的存储器电路要求用于DFT测试的常规时钟输入。

为了解决要求用于存储器电路的DFT的常规时钟输入的问题，相关技术添加下游多路复用器以允许常规时钟被用于存储器电路的DFT测试。然而，添加下游多路复用器增加了时间延迟。时间延迟可能引起保持时间违反。在这种情形下，保持时间违反在存储器电路在违反存储器电路的定时约束的时刻接收常规时钟输入时发生。再者，保持时间违反可以要求额外的保持缓冲器来解决时间延迟，以使得在存储器电路的定时约束内输入常规时钟。因此，当如在相关技术中那样添加下游多路复用器时，功耗、定时延迟和电路大小可能增加。额外的功耗、定时延迟和电路大小作为下游多路复用器和额外的保持缓冲器的结果发生。因此，需要改进的用于DFT的配置，其不要求增加的功耗、定时延迟和电路大小。

发明内容

示例性实施例提供了一种具有零延迟的多路复用器的触发器，以使得在不引起额外延迟的情况下实现测试设计覆盖。

根据示例性实施例的方面，提供一种插入零延迟的旁路多路复用器的触发器电路，所述触发器电路包括：主电路，其可以被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及从电路，其可以被配置为接收在第一节点处的中间信号、输入时钟信号以及旁路信号，并且输出一输出时钟信号。旁路信号可以控制所述从电路基于所述旁路信号的逻辑电平输出经缓冲的输入时钟信号和拉伸时钟信号之一作为该输出时钟信号。

所述主电路可以包括：连接在第一电压源和第三PMOS晶体管之间、并被所述旁路信号控制的旁路PMOS晶体管；以及连接在第三节点和地之间、并被所述旁路信号控制的旁路NMOS晶体管。