[发明专利]具有零延迟的旁路多路复用器的触发器

权利要求书

1.一种插入零延迟的旁路多路复用器的触发器电路，包括：

主电路，其被配置为接收数据输入、输入时钟信号以及旁路信号，并且向第一节点输出中间信号；以及

从电路，其被配置为接收旁路信号和同时接收输入时钟信号，以及接收在第一节点处的中间信号，并且输出一输出时钟信号，

其中，响应于所述旁路信号的逻辑电平被设置为高，所述主电路被禁用，强迫中间信号为逻辑高，输入时钟信号被缓冲，并且从所述从电路输出经缓冲的输入时钟信号作为输出时钟信号。

2.如权利要求1所述的触发器电路，其中，所述主电路包括：

连接在第一电压源和第三PMOS晶体管之间、并被所述旁路信号控制的旁路PMOS晶体管；

第三PMOS晶体管，连接在旁路PMOS晶体管和第二节点之间；以及

连接在第三节点和地之间、并被所述旁路信号控制的旁路NMOS晶体管。

3.如权利要求2所述的触发器电路，其中，所述主电路还包括：

连接在第一电压源和第一节点之间、并被所述输入时钟信号控制的第一PMOS晶体管；

连接在第一电压源和第一节点之间、并被第二节点控制的第二PMOS晶体管；

连接在第一节点和第二NMOS晶体管之间的第一NMOS晶体管，其中，第一NMOS晶体管被所述数据输入控制；

连接在第二NMOS晶体管和地之间、并被所述第二节点控制的第三NMOS晶体管；

连接在第一NMOS晶体管和第三NMOS晶体管之间、并被所述输入时钟信号控制的第二NMOS晶体管；

连接在旁路PMOS晶体管和第二节点之间、并被所述输入时钟信号控制的第三PMOS晶体管；

连接在第一电压源和第二节点之间、并被所述中间信号控制的第四PMOS晶体管；

连接在第一节点和第九NMOS晶体管之间、并被所述第一节点的反转信号控制的第四NMOS晶体管；

连接在第二节点和第三节点之间、并被所述中间信号控制的第五NMOS晶体管；

连接在第九NMOS晶体管和地之间、并被输入时钟信号控制的第八NMOS晶体管。

4.如权利要求3所述的触发器电路，其中，所述主电路还包括：

连接在第三节点和第七NMOS晶体管之间、并被所述数据输入的反转信号控制的第六NMOS晶体管；

连接在第六NMOS晶体管和地之间、并被输入时钟信号控制的第七NMOS晶体管；以及

连接在第八NMOS晶体管和第二节点之间、并被第二节点的反转信号控制的第九NMOS晶体管。

5.如权利要求1所述的触发器电路，其中，所述从电路包括：

第五节点；和

旁路或非门，其被配置为接收所述旁路信号以及第六节点的信号，并且输出第四节点的信号。

6.如权利要求5所述的触发器电路，其中，所述从电路还包括：

连接在第一电压源和第十NMOS晶体管之间、并被所述第一节点的中间信号控制的第五PMOS晶体管；

连接在第五PMOS晶体管和第十一NMOS晶体管之间、并被所述输入时钟信号控制的第十NMOS晶体管；

连接在第十NMOS晶体管和地之间、并被所述中间信号控制的第十一NMOS晶体管；

连接在第一电压源和第七PMOS晶体管之间、并被第四节点的信号控制的第六PMOS晶体管；

连接在第六PMOS晶体管和第十二NMOS晶体管之间、并被输入时钟信号控制的第七PMOS晶体管；以及

连接在第七PMOS晶体管和第五节点之间、并被第四节点的信号控制的第十二NMOS晶体管。

7.如权利要求6所述的触发器电路，其中，所述从电路还包括:

反相器，其将所述第六节点的信号反转以使得该反相器输出所述输出时钟信号。

8.如权利要求1所述的触发器电路，其中，所述触发器电路被用来利用所述输出时钟信号来测试至少一个外部电路。