[发明专利]复合氧化膜结构

说明书

技术领域

本发明涉及半导体制造技术，更具体的，本发明涉及低温氧化膜结构及其制造方法。

背景技术

随着3D封装技术的大规模应用，晶片级封装(waferlevelpackage,WLP)的研究也日趋成熟。一种晶片级封装工艺是后通孔(vialast)工艺，其主要特征是将通孔结构的形成步骤放在最后完成。

图1A－1D示出了根据现有技术的后通孔工艺来处理晶片的示意过程。为使得图形简洁，各图中相同的结构仅用附图标记标注一次。如图1A所示，前端的工艺形成载有器件和必要保护结构的晶片(仅为图示的目的，该晶片显示为倒置。实际加工中晶片可为任何取向)。对晶片的基底部分101进行背侧研磨(grinding)，获得期望的厚度和平整度。随后，如图1B所示，通过干法刻蚀工艺获得通孔结构102，并在通孔102的底部沉积接触材料(例如，接触层103)。随后，如图1C所示，以诸如CVD的沉积工艺将氧化膜104沉积在晶片表面(包括通孔内)，然后把通孔底部的氧化物刻蚀掉，暴露出接触层103。最后，如图1D所示，通过诸如溅射的方式将重分布层(RDL)105施加到晶片表面，并利用湿法刻蚀工艺得到期望的RDL图形。

出于可靠性的考虑，图1A－1D所示的现有技术，以及本领域的其他类似技术，在使用CVD和PVD等沉积氧化膜时，需要采取低温制程。例如，对于CVD，通常要求温度低于200℃。以低温制得的氧化膜被称为LTO膜。另一方面，对于氧化膜有一定的厚度要求，例如，其厚度应达到20K(20000埃)。然而，在实践中发现，以低温工艺沉积较厚的氧化膜时会发生一些问题。

集成电路制造中经常使用的两种氧化膜是基于SiH₄获得的氧化膜和基于TEOS(正硅酸乙酯，TetraEthoxySilane)获得的氧化膜。业界也将其称为SiH₄基氧化膜和TEOS基氧化膜。

对于SiH₄基氧化膜，其成膜反应是：

SiH₄+2N₂O→SiO₂+2N₂+2H₂

对于TEOS基氧化膜，其成膜反应是：

Si(C₂H₅O)₄+8O₃→SiO₂+10H₂O+8CO₂

当采用低温工艺制得上述两种氧化膜时，将其相应称为SiH₄基LTO膜和TEOS基LTO膜。

在实际生产中发现，将上述两种氧化膜应用到晶片级封装中都有问题产生。SiH₄基氧化膜的厚度及应力均匀性较好，但其台阶覆盖率较差，例如，在沟槽结构的底部侧壁位置处，氧化膜厚度可能仅为60-80nm，这样的厚度在PVD之前的刻蚀过程中可能被破坏。TESO基氧化膜的台阶覆盖率较好，但是其厚度及应力的均匀性较差，在晶片表面产生变色(discolor)现象。

鉴于SiH₄基氧化膜和TEOS基氧化膜各自均有一定的问题，考虑将两种膜结合在一起，得到复合氧化膜。例如，使用10KTEOS+10KSiH₄的结构，利用TEOS基氧化膜具有较好的台阶覆盖率的能力来进行填洞，然后在其上生长SiH₄基氧化膜，利用其厚度均匀性好的能力来避免变色的问题。

然而，由于上述两种氧化膜的应力存在差异，因此在实际应用中可能发生严重的剥离(peeling)问题。图2A示出对示例性SiH₄基氧化膜和示例性TEOS基氧化膜所作的应力测试，结果显示，在以CVD法沉积氧化膜后，TEOS基氧化膜所的应力比SiH₄基氧化膜高，两种氧化膜应力数值相差约为50MPa；此后差值随时间不断增大，48小时后差值超过100MPa。当以低温工艺形成由SiH₄基LTO膜和TEOS基LTO膜构成的复合LTO膜时，上述问题显得更加突出。已有的工艺实践表面，低温CVD沉积后，TEOS基LTO膜和SiH₄基LTO膜的应力差值随时间不断增大，48小时后差值约达230MPa。