[发明专利]半导体装置

说明书

(关联申请)

本申请享受以日本专利申请2014-41467号(申请日：2014年3月4日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

在马达驱动等中使用的逆变器电路中，有时由于某种主要原因而引起负载短路、或者由于栅极信号的噪声而引起误ON动作。在这样的情况下，有时栅极信号成为ON状态，直接向晶体管元件施加电源电压。将在该状态下元件呈现的耐量称为例如短路耐量(Esc)。另外，将此时元件内流过的电流称为例如短路电流。

在以往的MOSFET(Metal Oxide Semiconductor Field Effect Transistor:金属氧化物半导体场效应晶体管)或者IGBT(Insulated Gate Bipolar Transistor:绝缘栅双极型晶体管)等半导体装置中，通过减小短路电流，得到了某种程度的短路耐量。例如，作为一个例子，使源极区域(发射极区域)的宽度(沟道宽度)变窄，而降低了饱和电流值。但是，在该对策中，有时半导体装置的沟道宽度变窄，ON电阻上升，ON状态下的元件的导通损耗变大。

发明内容

本发明提供能够提高耐受性的半导体装置。

实施方式提供一种半导体装置，具备：第1电极；第2电极；第1导电类型的第1半导体区域，设置于所述第1电极与所述第2电极之间；第2导电类型的第2半导体区域，设置于所述第1半导体区域与所述第2电极之间；第1导电类型的第3半导体区域，设置于所述第2半导体区域与所述第2电极之间，杂质浓度高于所述第1半导体区域，与所述第2电极相接；第3电极，隔着第1绝缘膜与所述第1半导体区域、所述第2半导体区域以及所述第3半导体区域相接；以及第2绝缘膜，与所述第3电极夹着所述第3半导体区域。

附图说明

图1(a)是示出第1实施方式的半导体装置的示意的剖面图，图1(b)是示出第1实施方式的半导体装置的示意的平面图。

图2(a)～图2(c)是示出第1实施方式的半导体装置的制造过程的示意的剖面图。

图3(a)以及图3(b)是示出第1实施方式的半导体装置的动作的示意的剖面图。

图4是示出第1实施方式的集电极-发射极间电压(Vce)和集电极-发射极间电流(Ic)的关系的图。

图5是示出第2实施方式的半导体装置的示意的剖面图。

图6(a)以及图6(b)是示出第3实施方式的半导体装置的示意的剖面图。

图7(a)以及图7(b)是示出第4实施方式的半导体装置的示意的剖面图。

具体实施方式

以下，参照附图，说明实施方式。在以下的说明中，对同一部件附加同一符号，关于说明过一次的部件适当地省略其说明。

(第1实施方式)

图1(a)是示出第1实施方式的半导体装置的示意的剖面图，图1(b)是示出第1实施方式的半导体装置的示意的平面图。

图1(a)示出图1(b)的A-B线处的剖面。

半导体装置1是上下电极构造的IGBT。

在半导体装置1中，在集电极电极10(第1电极)与发射极电极11(第2电极)之间设置有n型的漂移区域20(第1半导体区域)。在漂移区域20与发射极电极11之间设置有p型的基极区域30(第2半导体区域)。

在基极区域30与发射极电极11之间，设置有n⁺型的发射极区域40(第3半导体区域)。发射极区域40的杂质浓度高于漂移区域20的杂质浓度。例如，发射极区域40的杂质浓度大于等于1×10¹⁸(atoms/cm³)。发射极区域40与发射极电极11相接。

栅电极50(第3电极)隔着栅极绝缘膜51(第1绝缘膜)与漂移区域20、基极区域30以及发射极区域40相接。栅电极50具有沟槽栅极构造，但也可以是平面构造。