[发明专利]半导体集成电路器件

说明书

提供一种半导体集成电路器件，其在光电二极管阵列区域中具有像素区域，并且在每个像素区域中具有波导保持孔，波导保持孔具有在光电二极管之上的基本垂直的侧壁并且嵌入有到达孔底表面的基于氧化硅的侧壁绝缘膜和在孔的内侧上具有更高折射率的两个或更多基于氮化硅的绝缘膜。该结构使得可以防止尺寸迅速减小的成像器件诸如CMOS传感器的像素特性的恶化。

相关申请的交叉引用

于2013年6月26日提交的日本专利申请No.2013-133469的包括说明书、附图和摘要在内的全部公开内容在此通过引用整体并入本文。

技术领域

本申请涉及半导体集成电路器件(或半导体器件)，并且可以适用于例如具有固态成像器件的半导体集成电路器件。

背景技术

日本专利申请公开No.2007-305690(专利文献1)涉及固态成像器件。其公开了一种波导，该波导在其下端具有使用氮化硅膜的抗反射膜、基本穿透表面布线层并且在波导的中部部分处具有高折射率。

日本专利申请公开No.2012-227510(专利文献2)或与此对应的美国专利申请公开No.2012-267741(专利文献3)涉及固态成像器件。这里公开的器件具有在光电二极管正上方的抗反射膜以及从布线层的上端附近向下延伸到布线层的中部并且填充有高折射率绝缘膜的波导。

日本专利申请公开No.2006-128383(专利文献4)涉及CMOS固态成像器件。这里公开的是如下波导，该波导由具有比周围更高折射率的绝缘膜制成并且向下锥形化。

[专利文献1]日本专利申请公开No.2007-305690

[专利文献2]日本专利申请公开No.2012-227510

[专利文献3]美国专利申请公开No.2012-267741

[专利文献4]日本专利申请公开No.2006-128383

发明内容

例如，作为成像器件之一的CMOS传感器(CMOS成像器件)随着像素尺寸的减小具有各种问题。这些问题是例如由于饱和电子数目的减少导致的图像质量的恶化、图片层处白色划痕的增多、串扰引起的光晕(blooming)以及黑暗时间期间亮点的产生。

为了避免这样的问题，增加供给到一个像素的光子的数目是有效的，并且为了实现这一点，作为一种措施，在每个光电二极管上方设置波导，该包括在其中心部分处具有高折射率部件。

然而，本发明人的研究已经揭示，仅通过上述措施，难以防止尺寸迅速减小的成像器件(诸如CMOS传感器)的像素特性的恶化。

接下来将描述用于克服这种问题的方式。其它问题和新颖特征从这里的描述和附图中将显而易见。

接下来将简要地描述这里公开的实施例中的典型实施例的概要。

下面是本申请的一个实施例的概要。提供有一种半导体集成电路器件，其具有光电二极管阵列区域并且在每个像素区域中具有在光电二极管上方的波导保持孔。该孔填充有具有基本垂直的侧壁并且到达底表面的基于氧化硅的侧壁绝缘膜和具有折射率朝向孔内部变得更高的基于多层氮化硅的绝缘膜。

接下来将简要地描述这里公开的实施例中的典型实施例可获得的优势。

本申请的上述实施例使得可以防止将由于成像器件的尺寸减小而另外出现的像素特性恶化。

附图说明

图1是用于描述具有CMOS图像传感器的CMOS芯片的电路结构的一个示例的整体芯片的上表面电路图，该CMOS芯片是根据本申请第一实施例的半导体集成电路器件的特定示例；