[发明专利]半导体测试装置

说明书

半导体测试装置使用高速内部时钟来执行测试。半导体测试装置包括：时钟发生器，适合于在测试模式期间响应于测试模式信号而产生内部时钟；数据发生器，适合于响应于内部时钟而产生内部数据；以及数据锁存电路，适合于响应于内部时钟而锁存内部数据，且将锁存的数据输出至内部逻辑电路。

相关申请的交叉引用

本申请要求2014年1月29日提交的申请号为10-2014-0011183的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及一种半导体测试装置，更具体而言，涉及一种使用内部产生的高速时钟信号和数据来执行测试操作的技术。

背景技术

随着半导体存储器件的集成度增加，已不断地改善半导体存储器件以增加操作速度。为了增加操作速度，已提出并开发了通过与外部时钟同步地操作的同步存储器件。

代表性的同步存储器件是单数据速率(single data rate，SDR)同步存储器件，其与外部时钟的上升沿同步，使得可以在外部时钟的一个周期期间经由一个数据引脚输入或输出一比特数据。

然而，对于SDR同步存储器件困难的是在系统中执行高速操作。为了解决SDR同步存储器件的这个问题，已经提出了能够在一个时钟周期期间处理两比特数据的双数据速率(double data rate，DDR)同步存储器件。

经由DDR同步存储器件相应的数据输入/输出(I/O)引脚输入和输出两个连续的数据比特，并且将两个连续的数据比特与外部时钟的上升沿和下降沿同步。因此，尽管外部时钟的频率不增加，但是DDR同步存储器件可以具有比SDR同步存储器件的带宽大至少两倍的带宽。结果，DDR同步存储器件可以采用比SDR同步存储器件更高的速度来操作。

DDR同步存储器件适合于能够同时地处理多个比特(多比特)的数据的多比特预取方案。多比特预取方案将顺序输入的数据与数据选通信号同步，使得输入数据可以彼此并行地排列。此后，根据多比特预取方案，在接收到与外部时钟同步的写入命令时，同时地储存并行排列的输入数据。

通常，诸如动态随机存取存储(DRAM)器件的半导体存储器件被设计成支持各种测试操作。为了降低半导体存储器件的生产成本并增加半导体存储器件的生产率，已在晶片级和封装级下将各种测试应用于半导体存储器件。

在测试半导体存储器件时，重要的是测试半导体存储器件的可靠性。此外，重要的是能够以高速度来测试许多存储器单元，例如，大约数千万个存储器单元。具体地，半导体存储器件的开发周期的减小和在测试制造的半导体存储器件期间消耗的测试时间的减小可以降低生产成本。结果，测试时间是生产效率和制造商之间竞争的重要因素。

根据现有技术，可以仅经由在封装级下执行的测试来检测每个存储体中元件的潜在(或潜伏)缺陷，且可以仅在封装级下修复检测的缺陷元件。然而，如果在封装级下修复检测的缺陷元件，则与在晶片级下修复缺陷元件的其他技术相比，生产时间会增加，且消耗更多的生产成本。

此外，如果在晶片级下的测试期间分配用于存储体选择的通道，则可以根据受到限制的通道的数目来判定要测试的芯片(裸片)的数目。即，如果向探针测试装置分配少量的通道，则尽管应将高速测试应用于探针测试装置，能够被同时测试的芯片(裸片)的数目也会减少。结果，当测试晶片上的所有芯片(裸片)时，总的测试时间会不可避免地增加。

此外，随着半导体存储器件的操作速度快速地增加，测试装置能够提供的时钟和数据的速度不能达到半导体存储器件操作的阈值速度。因此，需求能够在测试操作中以高速度来传输输入数据的半导体测试装置。

随着包括半导体器件的系统的操作速度变得更快，且随着半导体集成电路(IC)技术的发展，需要能以高速度来输出/储存数据的半导体存储器件。实际上，日益需求能够储存更多数据且以更高速度来读取/写入数据的半导体存储器件。