[发明专利]处理器中的移动平均处理及处理器

权利要求书

1.一种处理器，包括：

处理单元，所述处理单元并行地执行m个算术运算，m是2或更大的整数，以及所述处理单元基于第0个输入元素至第(m-1)个输入元素来执行计算所述第0个输入元素至第p个输入元素的和并且返回所述每个和作为第p个结果元素的部分和指令，p是0至m-1的整数，其中，所述处理单元执行移动平均处理，所述移动平均处理包括：

执行将输入数据序列的第i个元素至第(i+m-1)个元素作为所述第0个输入元素至所述第(m-1)个输入元素的所述部分和指令以获得第一向量数据，i是0和自然数之中的任意数；

执行将所述输入数据序列的第(i+x)个元素至第(i+x+m-1)个元素作为所述第0个输入元素至所述第(m-1)个输入元素的所述部分和指令以获得第二向量数据，x是自然数；

对于所述第0个元素至所述第(m-1)个元素中的每个元素并行地执行从所述输入数据序列的第i个元素至第(i+x-1)个元素的和中减去所述第一向量数据的第p个元素以及加上所述第二向量数据的第p个元素的运算，以并行地计算彼此不同的m个部段的元素的和；以及

根据所计算的所述部段的元素的和来计算所述输入数据序列的移动平均。

2.根据权利要求1所述的处理器，其中，

所述处理单元将执行所述部分和指令以获得所述第一向量数据、执行所述部分和指令以获得所述第二向量数据、执行计算m个部段的元素的和的运算以及计算所述输入数据序列的移动平均作为一个组反复地执行，同时每次使所述值i增加m；以及

在执行计算先前组的m个部段的元素的和的运算中的第(i+m)个元素至第(i+x+m-1)个元素的和被作为在执行计算下一组的m个部段的元素的和的运算中的所述输入数据序列的第i个元素至第(i+x-1)个元素的和，以执行所述算术运算。

3.根据权利要求2所述的处理器，其中，

所述输入数据序列包括第0个元素至第(n-1)个元素，n是2或更大的整数，以及

所述处理单元对所述输入数据序列进行扩展以使得在每个部段中的元素的数量为x，以计算所述移动平均。

4.根据权利要求3所述的处理器，其中，

所述处理单元包括存储所计算的移动平均的输出缓冲区，以及所述处理单元根据对所述输入数据序列的扩展来扩展所述输出缓冲区。

5.根据权利要求3所述的处理器，其中，

所述处理单元生成与所述输入数据序列的第0个元素至第(n-1)个元素对应的掩码位，并且所述处理单元执行与所述掩码位对应的元素的数据的加载处理和存储处理。

6.根据权利要求5所述的处理器，其中，

所述处理单元包括存储所计算的移动平均的输出缓冲区，以及所述处理单元根据对所述输入数据序列的扩展来扩展所述输出缓冲区。

7.根据权利要求1至6中任一项所述的处理器，其中，

所述处理单元包括存储每个部段的有效元素的数量的倒数的系数表，其中针对所述每个部段计算所述移动平均，以及在计算所述输入数据序列的移动平均的过程中所述处理单元通过将执行计算m个部段的元素的和的运算的结果乘以通过参考所述系数表而获得的倒数来计算移动平均。

8.一种处理器，包括：

算术运算单元，所述算术运算单元针对多个部段并行地计算输入数据序列的移动平均，其中，

所述算术运算单元：

对于第一单指令多数据寄存器的每个元素执行第一算术运算以计算所述输入数据序列的第i个元素至第(i+p)个元素的和并且将所述和存储作为所述第一单指令多数据寄存器中的第p个元素，i是在0和自然数之中的任意数，p是0至m-1的整数，以及m是2或更大的整数；

对于第二单指令多数据寄存器的每个元素执行第二算术运算以计算所述输入数据序列的第(i+x)个元素至第(i+x+p)个元素的和并且将所述和存储作为所述第二单指令多数据寄存器中的第p个元素，x是自然数；以及

对于第0个元素至第(m-1)个元素中的每个元素并行地执行第三算术运算，以执行从所述输入数据序列的第i个元素至第(i+x-1)个元素的和中减去所述第一单指令多数据寄存器的第p个元素以及加上所述第二单指令多数据寄存器的第p个元素的运算，以及将结果存储作为第三单指令多数据寄存器的第p个元素，以并行地计算彼此不同的m个部段的元素的和；以及

执行平均处理以根据存储在所述第三单指令多数据寄存器中的元素的和来计算平均值。