[发明专利]闪存存储器

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种闪存存储器。

背景技术

对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是栅长的缩短。这主要是由于沟道热电子（CHE）注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子（CHE）方式不适用。另外一个问题是与NAND和AND数据存储器件相比，这限制了NOR闪存的编译率。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。

现有的闪存存储单元一般使用多晶硅作为信息存储介质的浮栅晶体管（Floating Gate Transistor），它的信息存储原理是通过热电子注入或者FN隧穿效应使电子作为信息的载体存储在浮栅的多晶硅中。当电子注入并存储于浮栅中时代表信息“0”，当电子从浮栅中被擦除时代表信息“1”。浮栅晶体管的闪存技术存在着固有缺陷，100纳米技术节点以下因过薄的介电层会引起漏电，导致数据相互干扰，并出现芯片失效结果的问题。另外亚100纳米技术节点以下器件会产生较为严重的短沟道效应（Short Channel Effect），影响到了存储器件的电学特性，使其阈值电压比长沟道时有所漂移，导致可能的读出错误。

发明内容

本发明的目的在于，提供一种闪存存储器，以减小短沟道效应对器件电学特性的影响。

为解决上述技术问题，本发明提供一种闪存存储器，包括：一作为衬底的圆柱状的主体结构，所述主体结构为N型硅结构，包括中间部分及位于中间部分两侧的两个端部，围绕中间部分包裹有栅极，形成围栅；所述两个端部作为源极和漏极，包括有一层P型掺杂区域；所述端部被P型掺杂区域围绕的部分通过接触线引出，用于施加衬底电压。

可选的，对于所述的闪存存储器，所述主体结构的半径为0.05μm～0.5μm，中间部分的长度为0.1μm～2μm。

可选的，对于所述的闪存存储器，所述中间部分为N型掺杂区域，所述端部被P型掺杂区域围绕的部分为N型重掺杂区域，掺杂为磷。

可选的，对于所述的闪存存储器，所述P型掺杂区域为重掺杂，掺杂为硼。

可选的，对于所述的闪存存储器，所述栅极自内而外包括浮栅和控制栅，所述浮栅的材料为多晶硅，厚度为80nm～100nm，所述控制栅的材料为多晶硅，厚度为150nm～200nm。

可选的，对于所述的闪存存储器，所述中间部分与浮栅之间形成有隧穿氧化层，所述隧穿氧化层的材料为SiO₂，厚度为5nm-20nm。

可选的，对于所述的闪存存储器，所述浮栅与控制栅之间还形成有ONO层，厚度为10nm～50nm。

与现有技术相比，本发明提供的闪存存储器中，采用了圆柱状的衬底结构，将栅极包围在其上，在所述端部通过接触线引出，用于施加衬底电压。相比现有技术，能够拥有更小的栅长，使用圆柱状结构能够使得控制栅和浮栅的电压能够更好地控制沟道，降低源漏耗尽区展宽占有的总的耗尽区尺寸的百分比，抑制短沟道效应，抵抗阈值电压漂移，减少闪存的读出错误。通过对圆柱形闪存存储器的衬底引出并施加偏压来协助热电子的运动，提供足够的越过氧化层的能量来完成编译。

附图说明

图1为本发明实施例的闪存存储器的结构示意图；

图2为图1中沿A-A’的剖视图；

图3为图1中沿B-B’的剖视图。

具体实施方式

下面将结合示意图对本发明的闪存存储器进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。