[发明专利]一种制作嵌入式闪存的方法

说明书

本发明公开了一种制作嵌入式闪存的方法，根据本发明的制作方法形成的栅极电极间隙壁适用于嵌入式闪存存储器中的每个器件，所述嵌入式闪存存储器包括低压电路器件、逻辑电路器件和高压电路器件，他们共享相同的源漏极，间隙壁的形状和宽度需要具有不同变化的源/漏区扩展尺寸以满足器件尺寸的要求。

技术领域

本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存的制作方法。

背景技术

存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM（静态随机存储器）、DRAM(动态随机存储器)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；闪存存储器具有成本低、密度大的特点。

具有两层多晶硅层的闪存存储器单元已经应用到现有的半导体制作工艺中，该闪存存储器单元包括有两个晶体管。该闪存存储器单元应用到逻辑电路技术工艺中以形成嵌入式闪存存储器。嵌入式闪存存储器包括低压电路区域（例如，1.2V和2.5V），高压电路区域（例如，5V）和闪存单元晶体管。闪存单元存储器包括控制栅极晶体管和选择栅极晶体管，所述闪存单元存储器具有两个晶体管单元。

由于存储单元需要实施高压器件，例如在正常条件下电压为5V，将高压器件嵌入到低压逻辑电路工艺中，对于每个器件的栅极氧化层需要设计并且改变工艺步骤以满足高压电路区域、低压电路区域和闪存单元器件区域的要求。

在现有技术中，如图1A和1B所示，具有较小几何尺寸的逻辑电路工艺中嵌入包括有两层多晶硅层的闪存存储器，浮置栅极的形成采用自对准工艺再执行平坦化工艺（例如，CMP）。在浮置栅极多晶硅顶部的控制栅极和选择栅极将形成不同的电极厚度。对于每个器件种类的栅极氧化层也需要不同的厚度。不同的器件对间隙壁的要求也不同。

对于自对准浮置栅极，多晶硅的厚度为40-80nm。当选择栅极和控制栅极的厚度大于浮置栅极和低压电路器件栅极。为了维持低压电路器件相同的间隙壁，同时满足高压电路器件和闪存单元器件的需要，在高压电路区域和闪存单元区域中将结合介质层沉积和回刻蚀工艺。

因此，需要一种新的制作半导体器件的方法，该方法能在注入形成源漏区之前同时形成不同器件的间隙壁。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作嵌入式闪存的方法，包括：提供半导体衬底，所述半导体衬底具有闪存单元区域低压电路区域，在所述闪存单元区域中的半导体衬底上形成有第一栅极电极，在所述低压电路区域中的半导体衬底上形成有栅极材料层；在所述半导体衬底上形成第一介质层；刻蚀所述第一介质层，以在所述第一栅极电极的两侧形成偏移间隙壁；刻蚀所述低压电路区域中的所述栅极材料层以形成第二栅极电极；在所述半导体衬底上形成间隙壁介质层，在所述间隙壁介质层上形成第二介质层；刻蚀所述第二介质层，停止于所述低压电路区域中的所述间隙壁介质层；去除所述低压电路区域中的第二介质层和所述闪存单元区域中部分的第二介质层；刻蚀所述间隙壁介质层和剩余的所述第二介质层，以在所述闪存单元区域和所述低压电路区域中的形成间隙壁。

优选地，所述第一栅极电极包括控制栅极和选择栅极。

优选地，采用氧化工艺、CVD、PECVD形成所述第一介质层，所述第一介质层的厚度为1nm至15nm，所述第一介质层的材料为氧化硅、氮化硅或者氮氧化硅。