[发明专利]具有压缩性应变沟道区域的半导体器件及其制作方法

说明书

本发明公开了一种具有压缩性应变沟道区域的半导体器件及其制作方法，利用了包括第一半导体材料的核心和第二半导体材料的外延覆盖层的三维沟道区域。第一和第二半导体材料分别具有不同晶格常数，由此在外延覆盖层中产生应变。器件由后栅极工艺形成，使得仅在已经执行了高温处理之后沉积第二半导体材料。因此，晶格应变基本上未被弛豫，并且并未损害晶格应变沟道区域的改进的性能益处。

技术领域

本发明涉及一种半导体器件及其制作方法，并且更具体地涉及其中晶体管沟道区域被压缩性应变这样的器件和方法。

背景技术

因为晶体管的栅极长度随着半导体器件的连续几代持续减小，已经需要新的晶体管配置以抵消将另外将随着缩减栅极长度而发生的衰减的响应。一种这样的设计配置广泛地称作FinFET或三栅极晶体管，其中每个晶体管的源极、漏极和沟道区域相对于半导体衬底被抬升。抬升的部分具有脊或鳍的形状，并且可以与下层衬底一体地形成或者可以在SOI类型器件的情形中形成在绝缘层上。栅极围绕鳍的三个突出侧部，并且因此通过不仅接触鳍的顶部部分也接触其侧壁的栅极而增大了可用的沟道面积。

之前的用于FinFET的设计也已经利用了应变晶格配置，例如通过采用硅锗外延层替换所有或一部分硅鳍。SiGe相对于硅的更大的晶格常数使得在硅上外延形成的SiGe层具有压缩性应变，这增强了沟道区域中的空穴迁移率并且因此增强了pFET相对于未应变Si沟道的驱动电流。参见Smith等人在2009年IEDM会议论文集上第309至312页的文章“DualChannel FinFETs as a Single High-k/Metal Gate Solution Beyond22nm Node”。

然而，之前的设计努力很可能无法满足半导体器件未来几代关于最小化截止电流而同时最大化导通电流以及开关速度的需求，特别是随着栅极长度减小至14nm及以下。

发明内容

因此，在一个方面，本发明涉及一种半导体器件，包括三维沟道区域，该三维沟道区域包括第一半导体材料的核心以及第二半导体材料的外延覆盖层。第一和第二半导体材料分别具有不同的晶格常数，由此在外延覆盖层中产生应变。源极区域与三维沟道区域的一端相邻定位，并且漏极区域与三维沟道区域的相对端相邻定位。栅极电极叠置在三维沟道区域上。第二半导体材料仅存在于栅极电极下面的区域中。

在根据本发明的半导体器件的优选实施例中，核心和外延覆盖层中的每个相对于下层衬底向上突出。

在根据本发明的半导体器件的优选实施例中，核心与第一半导体材料的下层衬底一体形成。

在根据本发明的半导体器件的优选实施例中，核心形成在绝缘体上半导体（SOI）衬底的绝缘层上。

在根据本发明的半导体器件的优选实施例中，三维沟道区域、源极区域、漏极区域和栅极电极中的每个通过绝缘层与下层衬底分离，由此形成与下层衬底完全隔离的晶体管。

在根据本发明的半导体器件的优选实施例中，第二半导体材料具有比第一半导体材料更大的晶格常数，由此在外延覆盖层中产生压缩性应变。

在根据本发明的半导体器件的优选实施例中，第一半导体材料包括硅，并且第二半导体材料包括硅和锗。

在根据本发明的半导体器件的优选实施例中，第二半导体材料具有比第一半导体材料更小的晶格常数，由此在外延覆盖层中产生拉伸性应变。

在根据本发明的半导体器件的优选实施例中，第一半导体材料包括硅和锗，并且第二半导体材料包括硅。