[发明专利]具有压缩性应变沟道区域的半导体器件及其制作方法有效
| 申请号： | 201410067374.5 | 申请日： | 2014-02-26 |
| 公开（公告）号： | CN104009086B | 公开（公告）日： | 2019-12-13 |
| 发明（设计）人： | 南云俊治 | 申请（专利权）人： | 瑞萨电子株式会社 |
| 主分类号： | H01L29/78 | 分类号： | H01L29/78;H01L29/10;H01L21/336 |
| 代理公司： | 11256 北京市金杜律师事务所 | 代理人： | 王茂华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 具有 压缩性 应变 沟道 区域 半导体器件 及其 制作方法 | ||
1.一种半导体器件，包括：
三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，所述外延覆盖层在所述第一半导体材料的所述核心的上部部分的上表面和侧表面上覆盖所述第一半导体材料的所述核心，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变；
与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域；以及
栅极电极，叠置在所述三维沟道区域上；
其中所述第二半导体材料仅存在于所述栅极电极下面的区域中，以及
其中所述外延覆盖层被定位在所述源极区域与所述漏极区域之间。
2.根据权利要求1所述的半导体器件，其中，所述核心和所述外延覆盖层中的每个相对于下层衬底向上突出。
3.根据权利要求1所述的半导体器件，其中，所述核心与所述第一半导体材料的下层衬底一体形成。
4.根据权利要求1所述的半导体器件，其中，所述核心形成在绝缘体上半导体(SOI)衬底的绝缘层上。
5.根据权利要求4所述的半导体器件，其中，所述三维沟道区域、所述源极区域、所述漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。
6.根据权利要求1所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更大的晶格常数，由此在所述外延覆盖层中产生压缩性应变。
7.根据权利要求6所述的半导体器件，其中，所述第一半导体材料包括硅，并且所述第二半导体材料包括硅和锗。
8.根据权利要求1所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更小的晶格常数，由此在所述外延覆盖层中产生拉伸性应变。
9.根据权利要求8所述的半导体器件，其中，所述第一半导体材料包括硅和锗，并且其中所述第二半导体材料包括硅。
10.一种半导体器件，包括：
三维沟道区域，包括第一半导体材料的核心和第二半导体材料的外延覆盖层，所述外延覆盖层在所述第一半导体材料的所述核心的上部部分的上表面和侧表面上覆盖所述第一半导体材料的所述核心，其中所述第一半导体材料和所述第二半导体材料分别具有不同的晶格常数，由此在所述外延覆盖层中产生应变；
与所述三维沟道区域的一端相邻定位的源极区域，以及与所述三维沟道区域的相对端相邻定位的漏极区域；
栅极电极，叠置在所述三维沟道区域上；以及
中空的三维栅极电介质层，在所述栅极电极与所述三维沟道区域之间，
其中所述外延覆盖层被定位在所述源极区域与所述漏极区域之间。
11.根据权利要求10所述的半导体器件，其中，所述核心和所述外延覆盖层中的每个相对于下层衬底向上突出。
12.根据权利要求10所述的半导体器件，其中，所述核心与所述第一半导体材料的下层衬底一体形成。
13.根据权利要求10所述的半导体器件，其中，所述核心形成在绝缘体上半导体(SOI)衬底的绝缘层上。
14.根据权利要求13所述的半导体器件，其中，所述三维沟道区域、所述源极区域、所述漏极区域和所述栅极电极中的每个通过所述绝缘层与下层衬底分离，由此形成与所述下层衬底完全隔离的晶体管。
15.根据权利要求10所述的半导体器件，其中，所述第二半导体材料具有比所述第一半导体材料更大的晶格常数，由此在所述外延覆盖层中产生压缩性应变。
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