[发明专利]功率集成器件及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别是涉及一种功率集成器件及其制作方法。

背景技术

随着科技的进步，高科技智能集成电路发展的速度越来越快，推动这项产业发展的动力就是人们希望的生活便捷，这就需要将原本很多的管芯集成到一个封装模块上，这样就可以起到小型便捷的目的，细分到半导体领域就是所谓的功率集成器件（CDMOS）。CDMOS可以将功能逻辑模块（CMOS）和高压功率模块（DMOS）集成到一个封装模块上，大大地提高了器件的集成度。

传统的CDMOS产品都是在一重掺杂的基底上形成CMOS和DMOS。由于N型基底的导电离子为电子，相对导电离子为空穴的P型基底，其导电能力更强，较广泛的应用在CDMOS产品。现有生产工艺中，N型基底一般为锑（Sb）掺杂，但是锑与基底背面的金属层（作为DMOS的漏极）的接触电阻很大，为了减少接触电阻，进而减少导通电阻，在制作漏极金属层之前需要增加背面注入与退火工艺，但是这样却增加了CDMOS产品的生产成本，延长了CDMOS产品的制作周期。

结合图1-图3所示，现有技术中CDMOS产品的具体制作流程为：

1、在硅半导体中掺杂锑形成重掺杂的N型基底10＇，并在基底10＇的正面掺杂磷生长一层初始外延层（图中未示出）；

2、将基底放在充满二氯二氢硅跟氨气的低压炉管中，由二氯二氢硅跟氨气反应在基底的正面和背面均生长一层氮化硅介质膜20＇；因为氮化硅的应力很大，容易产生裂片，为了改善氮化硅的应力，在基底上形成氮化硅介质膜20＇之前，还可以通过热氧化工艺在基底10＇的正面和背面均生成一层薄的垫氧介质膜30＇；

3、图形化基底10＇正面的氮化硅和垫氧复合层，形成复合层的图案，并以所述复合层的图案为掩膜，向基底10＇中掺杂离子形成CDMOS的P型埋层40＇；

4、用热磷酸进行湿法刻蚀，完全去除基底10＇正面和背面的氮化硅和垫氧复合层；

5、在基底10＇的正面再生长一层薄的外延层50＇，至此完成CDMOS产品埋层的制作；

6、然后开始有源区、多晶层、N型源漏、P型源漏、接触孔等的制作，图中均为示出；

7、做背面注入与退火；

8、在基底10的背面形成漏极金属层（图中未示出）。

发明内容

本发明提供一种功率集成器件及其制作方法，用以解决制作基底背面金属层之前需要增加背面注入与退火工艺，以减少基底掺杂离子和金属层的接触电阻，但是却增加了CDMOS产品的生产成本，延长了CDMOS产品的制作周期的问题。

为解决上述技术问题，本发明提供一种功率集成器件的制作方法，包括：

向半导体基底中掺杂第一离子，形成第一导电类型的重掺杂基底；

在所述重型掺杂基底的背面形成金属层；

其中，所述第一离子和金属层的接触形成低接触电阻。

同时，本发明还提供一种功率集成器件，包括：

第一导电类型的重掺杂基底，所述重掺杂基底中掺杂有第一离子；

金属层，形成在所述重型掺杂基底的背面；

其中，所述第一离子和金属层的接触形成低接触电阻。

本发明的上述技术方案的有益效果如下：

上述技术方案中，通过改变功率集成器件基底的掺杂离子，使其和基底背面的金属层的接触形成低接触电阻，从而省略了基底背面注入与退火工艺，降低了CDMOS产品的生产成本，缩短了CDMOS产品的制作周期。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1-图3表示现有技术中功率集成器件的制作过程示意图；

图4表示本发明实施例中功率集成器件的制作流程图；

图5-图7表示本发明实施例中功率集成器件的制作过程示意图。

具体实施方式

下面将结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

对于CDMOS产品，其包括集成在基底上的CMOS和DMOS。除了VDMOS的漏极形成在基底的背面外，CDMOS的其他结构（包括有源区、P型源漏、N型源漏、多晶层、接触孔等）均形成在基底的正面。