[发明专利]具有组成按序从存储器进行读取的加载的存储器一致性模型中的乱序加载的信号量方法和系统有效

专利信息
申请号: 201380043005.6 申请日: 2013-06-12
公开(公告)号: CN104583936B 公开(公告)日: 2019-01-04
发明(设计)人: M·阿布达拉 申请(专利权)人: 英特尔公司
主分类号: G06F9/06 分类号: G06F9/06;G06F9/312
代理公司: 上海专利商标事务所有限公司 31100 代理人: 黄嵩泉
地址: 美国加利*** 国省代码: 美国;US
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摘要:
搜索关键词: 加载 掩码 高速缓存线 乱序 访问 存储器一致性模型 读取 存储器资源 存储器 存储 信号量 跟踪高速缓存 队列条目 信号发送 寄存器 处理器 退出 预测 检查
【权利要求书】:

1.一种处理器中的用于使用具有在组成按序从存储器进行读取的加载的存储器一致性模型中的乱序加载的信号量的方法,包括:

实现能够由多个核心访问的存储器资源;

实现访问掩码,所述访问掩码通过跟踪高速缓存线的哪些字具有待决加载来运行,其中所述访问掩码包括一组位且所述一组位中的每个位对应于所述高速缓存线中的一单独字,其中所述高速缓存线包括所述存储器资源且所述高速缓存线包括多个字,其中乱序加载在访问所述高速缓存线的字时设置所述访问掩码内的掩码位,并且在该乱序加载退出时清除所述掩码位,其中所述掩码位在所述一组位中并且对应于所述乱序加载所访问的字;

在执行从所述多个核心到所述高速缓存线的后续存储时检查所述访问掩码;以及

当到所述高速缓存线的部分的后续存储在所述访问掩码中见到来自加载的在先标记时引发缺失预测,其中所述后续存储将通过使用跟踪符寄存器来用信号发送对应于该加载的加载队列条目。

2.根据权利要求1所述的方法,其中所述存储器资源能够由多个线程访问。

3.根据权利要求1所述的方法,其中一旦加载正在从高速缓存线的一部分进行读取,则加载设置对应于该部分的相应访问掩码位。

4.根据权利要求3所述的方法,其中当该加载退出时,所述相应访问掩码位被清除。

5.根据权利要求1所述的方法,其中实现加载队列条目引用寄存器以跟踪加载队列条目引用,从而当存储将数据保存至所述高速缓存线的与所述加载队列条目引用寄存器中的匹配相对应的一部分时,引发对应的加载队列条目进行缺失预测。

6.根据权利要求1所述的方法,其中所述后续存储将通过使用跟踪符寄存器用信号发送对应于该加载的加载队列条目,并且引发该加载连同加载从属指令一起进行缺失预测。

7.根据权利要求1所述的方法,其中共享存储器资源包括标志资源和数据资源。

8.一种微处理器,包括:

多个核心和加载存储缓冲器,其中所述加载存储缓冲器通过以下方式实现用于使用具有在组成按序从存储器进行读取的加载的存储器一致性模型中的乱序加载的信号量的方法:

实现能够由多个核心访问的存储器资源;

实现访问掩码,所述访问掩码通过跟踪高速缓存的哪些字具有待决加载来运行,其中所述访问掩码包括一组位且所述一组位中的每个位对应于所述高速缓存线中的一单独字,其中所述高速缓存线包括所述存储器资源且所述高速缓存线包括多个字,其中乱序加载在访问所述高速缓存线的字时设置所述访问掩码内的掩码位,并且在该乱序加载退出时清除所述掩码位,其中所述掩码位在所述一组位中并且对应于所述乱序加载所访问的字;

在执行从所述多个核心到所述高速缓存线的后续存储时检查所述访问掩码;以及

当到所述高速缓存线的部分的后续存储在所述访问掩码中见到来自加载的在先标记时引发缺失预测,其中所述后续存储将通过使用跟踪符寄存器来用信号发送对应于该加载的加载队列条目。

9.根据权利要求8所述的微处理器,其中所述存储器资源能够由多个线程访问。

10.根据权利要求8所述的微处理器,其中一旦加载正在从高速缓存线的一部分进行读取,则加载设置对应于该部分的相应访问掩码位。

11.根据权利要求10所述的微处理器,其中当该加载退出时,所述相应访问掩码位被清除。

12.根据权利要求8所述的微处理器,其中实现加载队列条目引用寄存器以跟踪加载队列条目引用,从而当存储将数据保存至所述高速缓存线的与所述加载队列条目引用寄存器中的匹配相对应的一部分时,引发对应的加载队列条目进行缺失预测。

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