[发明专利]片状二极管及其制造方法、电路组件及电子设备

说明书

技术领域

本发明涉及片状二极管(chip diode)及其制造方法、以及具备上述片状二极管的电路组件(assembly)及电子设备。

背景技术

专利文献1公开了具有二极管元件的半导体装置。该半导体装置包括：n型的半导体基板；形成在半导体基板上的n型外延层；形成在n型外延层中的n型半导体区域；形成在n型半导体区域之上的p型半导体区域；形成在n型外延层上的绝缘膜；贯通绝缘膜而与p型半导体区域连接的正电极；以及与半导体基板的背面连接的负电极。

在先技术文献

专利文献

专利文献1：JP特开2002-270858号公报(图18)

发明内容

发明要解决的课题

例如，齐纳二极管的主要特性之一是齐纳电压Vz。因此，针对齐纳二极管，要求赋予与设计相符的齐纳电压Vz。但是，很难将齐纳电压Vz准确地控制成设计值，不能说已确立了有效的方法。

本发明的目的在于，提供一种能够将齐纳电压Vz准确地控制成4.0V～5.5V的片状二极管及其制造方法。

本发明的其他目的是还提供一种具备本发明的片状二极管的电路组件以及具备这样的电路组件的电子设备。

用于解决课题的手段

本发明的片状二极管是齐纳电压Vz为4.0V～5.5V的片状二极管，该片状二极管包括：半导体基板，其具有3mΩ·cm～5mΩ·cm的电阻率； 以及扩散层，其形成于上述半导体基板的表面，且在该扩散层与上述半导体基板之间形成二极管接合区域；上述扩散层相对于上述半导体基板的上述表面具有0.01μm～0.2μm的深度。

本发明的片状二极管能够通过以下这样的片状二极管的制造方法来制造，即，该片状二极管的制造方法包括：在具有3mΩ·cm～5mΩ·cm的电阻率的半导体基板的表面，选择性地导入杂质的工序；以及通过在维持导入上述杂质后的上述半导体基板的表面状态的状态下，对上述半导体基板的上述表面实施RTA(Rapid Thermal Annealing：快速热退火)处理来使上述杂质扩散，从而形成扩散层的工序，其中，该扩散层在与上述半导体基板之间形成二极管接合区域且相对于上述半导体基板的上述表面具有0.01μm～0.2μm的深度。

根据该方法，在导入杂质之后，不在导入了该杂质的区域形成CVD膜或热氧化膜等，而是维持半导体基板的表面状态。然后，在该表面状态下，通过与推阱(drive-in)处理相比可在短时间内完成的RTA处理，使杂质扩散。并且，所使用的半导体基板的电阻率是3mΩ·cm～5mΩ·cm。因此，能够抑制对半导体基板施加的热量，所以能够将片状二极管的齐纳电压Vz准确地控制为4.0V～5.5V。

优选，上述二极管接合区域是pn结区域。通过该结构，能够提供一种pn结型的片状二极管。

优选，上述半导体基板由p型半导体基板构成，上述扩散层是在与上述p型半导体基板之间形成上述pn结区域的n型扩散层。

根据该结构，由于半导体基板由p型半导体基板构成，所以即使不在半导体基板上形成外延层，也能够实现稳定的特性。即，n型的半导体晶片由于电阻率的面内偏差大，所以需要在表面形成电阻率的面内偏差小的外延层，并在该外延层形成杂质扩散层，从而形成pn结。相对于此，p型半导体晶片由于面内偏差小，所以无需形成外延层，就能够从晶片的任意部位切出稳定特性的二极管。因此，通过使用p型半导体基板，能够简化制造工序，并且能够降低制造成本。

优选，上述片状二极管还包括与上述n型扩散层电连接的负电极和与上述p型半导体基板电连接的正电极，上述负电极以及上述正电极包括与 上述p型半导体基板相连且由Ti/Al层叠膜或Ti/TiN/AlCu层叠膜构成的电极膜。

根据该结构，由于负电极是由Ti/Al层叠膜或Ti/TiN/AlCu层叠膜构成的电极膜，所以即使n型扩散层的深度是0.01μm～0.2μm，也能够防止该电极膜贯通n型扩散层而穿刺到p型半导体基板。另一方面，Ti/Al层叠膜或Ti/TiN/AlCu层叠膜虽然很难在与p型半导体之间实现欧姆接合，但是在本发明中，半导体基板的电阻率是3mΩ·cm～5mΩ·cm。因此，即使不在p型半导体基板形成P⁺型扩散层，也能够在该层叠膜(正电极)与p型半导体基板之间形成良好的欧姆接合。

此外，优选，在上述制造方法中，上述半导体基板由p型半导体基板构成，导入上述杂质的工序包括将n型杂质以离子注入方式注入到上述半导体基板的上述表面的工序。