[发明专利]用于减少应力半导体化合物中的穿透位错的外延技术

说明书

提供了一种用于制造半导体结构的解决方案。该半导体结构包括使用一组外延生长周期生长在基板上的多个半导体层。在每个外延生长周期期间，生长具有拉伸应力或压缩应力中的一个的第一半导体层，然后直接在第一半导体层上生长具有拉伸应力或压缩应力中的另一个的第二半导体层。一组生长条件中的一个或多个、一层或两层的厚度、和/或层之间的晶格失配，可以被配置成在层之间的界面的最小百分比内产生目标级别的压缩和/或拉伸应力。

对相关申请的引用

本申请要求2012年2月1日提交的题目为“Epitaxy Technique for Reduction ofThreading Dislocations in Stressed Nitride-Based Semiconductor Compounds”的共同未决的美国临时申请61/593,426的优先权，该申请通过引用被包括在此。本发明的多个方面涉及2012年12月3日提交的题目为“Epitaxy Technique for Growing SemiconductorCompounds”的美国专利申请13/692,191，该申请通过引用被包括在此。

技术领域

本公开内容一般地涉及生长半导体化合物，并且更具体地涉及用于这种生长的外延技术，该技术能够在半导体化合物中产生低位错密度。

背景技术

对于发光器件，比如发光二极管(LED)，特别是深紫外LED(DUV LED)，最小化半导体层中的位错密度和裂痕数量增加器件的功效。为了这一点，一些方法已经试图在图案化的基板上生长低缺陷的半导体层。这些方法通常依赖于减小在外延生长的半导体层中存在的应力。

例如，减小在外延生长层中的应力累积的一种方式依赖于使用微通道外延(MCE)图案化底层基板。利用MCE，将窄通道用作包含来自基板的低缺陷信息的成核中心。掩膜中的开口用作微通道，其将晶体信息传递给过度生长层，而掩膜防止位错转移到过度生长层。结果，过度生长层可能变得无位错。MCE的三维结构也提供另一优点来释放应力。残留的应力可被高效地释放，因为过度生长层容易变形。在另一种方式中，在位错密度大量集中的位置应用掩膜，以阻挡它们的进一步传播。

其它方式依赖于外延生长基于III族氮化物的半导体超晶格。该超晶格结构减轻氮化铝(AlN)/蓝宝石模板和后续的厚Al_xGa_1-xN(0≤x≤1)层之间的应变差。对于比如DUVLED的器件，厚的AlGaN外延层(例如几微米量级的AlGaN外延层)对于减小电流聚集是所需的。使用超晶格方式，生长出AlN/AlGaN超晶格以减小二轴拉伸应变，并且在蓝宝石上生长出3μm厚的Al_0.2Ga_0.8N而没有任何裂痕。类似地，图1A中示出的超晶格结构可包括周期结构，每个元素2A-2D由半导体材料的交替的子层构成，在这些子层中具有不同的极化和不同的累积应力。这种超晶格可以用于最小化由于改变超晶格元素的子层中的应力而造成的位错密度。

虽然超晶格方式允许对外延生长氮化物的半导体层中的拉伸和压缩应力进行一些控制时，这些方式不能以均匀的成分外延生长基于氮化物的半导体层。为了生长这种层，已开发了各种氮和铝空位。例如，可以使用迁移增强的金属有机化学气相沉积外延生长技术(利用NH₃脉冲流)生长高质量的AlN层。可以使用各种生长模式来减小穿透位错。另外，图1B和1C示出了根据现有技术的用于制造AlN多层缓冲层的另一种方式。具体地，图1B示出用于NH₃脉冲流生长的气流序列，而图1C示出了AlN缓冲层的示意结构。在第一步中，使用NH₃脉冲流生长沉积AlN成核层和初始AlN层。通过AlN成核层的合并工艺实现低穿透位错密度。例如，如从透射电子显微镜(TEM)图像横截面观察到的，AlN缓冲层上的AlGaN层的刃型和螺型的位错密度被分别报告为3.2x10⁹和3.5x10⁸cm^-2。

发明内容