[发明专利]用于减少应力半导体化合物中的穿透位错的外延技术

权利要求书

1.一种制造半导体结构的方法，该方法包括：

使用一组外延生长周期在基板上生长多个半导体层，其中每个外延生长周期包括：

外延生长具有拉伸应力或压缩应力中的一个的第一半导体层；和

直接在第一半导体层上外延生长具有拉伸应力或压缩应力中的另一个的第二半导体层，其中所述第一半导体层和第二半导体层由含铝的III-V族材料形成，其中所述第一半导体层的所述III-V族材料中的铝的摩尔份数和所述第二半导体层的所述III-V族材料中的铝的摩尔份数差出不大于约百分之五，其中用于第一半导体层和第二半导体层的一组生长条件之间的差异导致第一半导体层和第二半导体层之间的界面的面积的至少百分之十具有剪应力，该剪应力大于在具有0.01％的晶格失配的两个III族氮化物半导体层之间存在的剪应力。

2.如权利要求1所述的方法，其中所述第一半导体层和第二半导体层由III族氮化物材料形成，并且其中所述第一半导体层和第二半导体层中每个的厚度在1和50微米之间。

3.如权利要求1所述的方法，所述制造进一步包括：在生长所述多个半导体层之前，直接在基板上生长缓冲层，其中所述第一半导体层直接在所述缓冲层上生长。

4.如权利要求3所述的方法，其中所述生长所述缓冲层使用500和1200摄氏度之间的生长温度和每小时0.01微米和10微米之间的生长速率。

5.如权利要求1所述的方法，其中每个外延生长动作使用：每分钟0.1和200微摩尔之间的III族前体流速；100和1000标准立方厘米每分钟(SCCM)之间的氮前体流速；和1和760托之间的压力。

6.如权利要求1所述的方法，其中所述外延生长所述第一半导体层使用：10和1000之间的V族前体与III族前体的摩尔比(V/III比)；500和1800摄氏度之间的生长温度；和1和760托之间的压力。

7.如权利要求1所述的方法，其中所述第一半导体层和第二半导体层具有至少0.05％的晶格失配。

8.如权利要求1所述的方法，其中在所述外延生长所述第一半导体层期间使用的V族前体与III族前体的摩尔比和在所述外延生长所述第二半导体层期间使用的V族前体与III族前体的摩尔比差出至少百分之十。

9.如权利要求1所述的方法，其中所述外延生长所述第一半导体层和外延生长所述第二半导体层使用的生长速率差出至少百分之十。

10.如权利要求1所述的方法，其中所述外延生长所述第一半导体层和外延生长所述第二半导体层使用相同的生长温度。

11.如权利要求1所述的方法，其中所述外延生长所述第一半导体层和所述外延生长所述第二半导体层使用的生长温度在以摄氏度测量时差出至少百分之二。

12.如权利要求1所述的方法，其中所述第一半导体层和第二半导体层中每个的厚度大于避免赝晶生长的临界厚度。

13.如权利要求1所述的方法，其中所述生长所述多个半导体层使用多个外延生长周期，并且其中所述拉伸应力或所述压缩应力中的至少一个从一个外延生长周期到另一个外延生长周期改变。

14.如权利要求1所述的方法，其中所述生长所述多个半导体层进一步包括在外延生长所述第二半导体层之前在所述第一半导体层的表面上形成图案。