[发明专利]配线基板及其制造方法

说明书

技术领域

本发明涉及一种配线基板及其制造方法，该配线基板具有用于倒装芯片（flip-chip）地安装半导体芯片的多个连接端子部。

背景技术

近年来，用作电脑的微处理器等的半导体集成电路元件（半导体芯片）在速度和其功能上得到了很大的发展，与之相伴地，其端子的数量增加且存在端子之间的节距也变窄的趋势。通常，在半导体芯片的底部配置大量的连接端子，且半导体芯片的各个连接端子连接到形成于配线基板的多个连接端子部，以利用倒装芯片的形式安装半导体芯片。

例如，针对沿着芯片底部的外周配置大量的连接端子的外缘型半导体芯片（peripheral type semiconductor chip），已经提出了用于倒装芯片的连接的配线基板（例如，参照专利文献1）。在这种配线基板中，与半导体芯片的外形对应的矩形形状的芯片安装区域被设定于基板主面上，且多个连接端子部以诸如沿着芯片安装区域的外周的方式布置。多个连接端子部被设置于带状配线导体的一部分。配线导体本身被设置于基板主面的作为最外层的树脂绝缘层的阻焊层覆盖，且几乎整个配线导体处于未露出的状态。另一方面，每个连接端子部的表面通过设置在阻焊层中的开口向外侧露出。然后，每个露出的连接端子部和半导体芯片侧的连接端子被配置成彼此面对，且它们被构造成通过焊料凸块等彼此电连接。

此外，在这种配线基板101中，作为增加端子的数量和缩窄端子之间的节距的一部分，例如在阻焊层102的开口103中，正在尝试将不同的配线导体以通过具有连接端子部104的多个配线导体105之间的方式配置在预定的位置（参见图15）。然而，在配线导体106被配置在具有连接端子部104的配线导体105之间的预定位置的情况下，连接端子部104和配线导体106在距离上变得太近且不再确保相互绝缘的距离。为此，存在在焊料连接时可能发生短路缺陷的可能性。作为针对短路缺陷的措施，必需通过利用一部分阻焊层102（为了方便，将其称为“坝部107”）来覆盖位于开口103中的配线导体106和邻近的连接端子部104，而实现位于开口103中的配线导体106与邻近的连接端子部104的绝缘。

这里，将说明图15所示的配线基板101的制造方法。首先，通过在树脂绝缘层108上形成铜镀层并对其蚀刻来形成配线导体105、106。接着，在树脂绝缘层108上施加随后成为阻焊层102的感光树脂绝缘材料以形成覆盖配线导体105、106的树脂绝缘材料层109（参见图16）。接着，光掩膜110被置在树脂绝缘材料层109上且在此状态下紫外线112通过光掩膜110被照射在树脂绝缘材料层109上。然后，紫外线112接触基本位于光掩膜110的光通道部111正下方的区域，且树脂绝缘材料层109中的区域被选择性地曝光。图16中，虚线示出了曝光部113。之后，曝光的树脂绝缘材料层109被显影（参见图17）且通过热或紫外线被固化，并且在露出于表面的配线导体105上进行诸如镀层等的最外层表面处理。结果，完成了具有精确的坝部107的配线基板101（参见图18）。

现有技术文献

专利文献

专利文献1：日本特开2011-14644号公报

发明内容

发明要解决的问题

然而，在上述相关领域的制造方法中，在曝光部113的宽度被设为窄以形成窄宽度的精确的坝部107且在传统通常条件下进行曝光的情况下，紫外线112可能不会充分地到达树脂绝缘材料层109的深层部分（deep portion）。那么，在这种情况下，如图16所示，在曝光部113的底部倾向于容易产生曝光缺陷区域115（未曝光或未充分曝光区域）。因此，如果在传统通常条件下进行显影，则底部的曝光缺陷区域115将被露出，且该部分将变成底切（undercut）114（参见图17等）。如果存在这种底切114，坝部107的强度变小，这将导致剥离等。除此之外，如果在底切114中露出配线导体106，那么容易发生的是：最外层表面处理可能导致配线导体105和106之间的短路缺陷。此外，如图19所示，如果形成于半导体芯片120侧的连接端子121的焊料凸块122滑入底切144，也容易导致这种短路缺陷。阻焊层102越厚，如上所述的阻焊剂曝光时硬化深度的不充分导致的这些问题越显著。