[发明专利]微处理器及其执行的方法

说明书

本申请是申请日为2010年6月1日、申请号为201010194974.X、发明名称为“微处理器及其执行的方法”的发明专利申请的分案申请。

技术领域

本发明是有关于微处理器的数据预取(data prefetching)，特别是有关于微处理器的指令预取。

背景技术

重复数据串搬移(REP MOVS)巨指令是x86指令集架构中常被频繁执行的巨指令。此巨指令命令微处理器将数据串由存储器内的来源位置搬移至存储器内的目标位置。此指令可以微码(microcode)来实现。假使被搬移的字节的数量相对地较大，则微码可以利用“快速数据串搬移(fast string move)”的微码例程(routine)来实现该巨指令。此快速数据串搬移微码例程执行多个加载-储存(load-store)微操作(micro-op)组(pairs)的序列。快速数据串搬移微码例程试图执行大量的加载与储存微操作(例如16字节)，这是因为加载与储存微操作的效率较高，换言之，载入与储存微操作可处理的数据量大于REP MOVS[B/W/D/Q](即字节/字组/双字组/四字组)所指定的每一数据单位。

然而，由于加载微操作所指定的系统存储器快取列读取具有较长的延迟，因此加载微操作通常会未命中高速缓存而导致REP MOVS巨指令相对变慢。

发明内容

本发明提供一种微处理器，包括高速缓存、指令组以及存储器子系统。指令组包括第一预取指令与第二预取指令，第一预取指令与第二预取指令中每一者用来命令微处理器自系统存储器预取数据快取列至高速缓存。存储器子系统用来执行第一预取指令与第二预取指令。对于第一预取指令，存储器子系统根据既定情况组而放弃自系统存储器预取数据快取列至高速缓存。对于第二预取指令，存储器子系统根据既定情况组来完成自系统存储器预取数据快取列至高速缓存。

本发明还提供一种微处理器，包括高速缓存及微码单元。微码单元包含一微码，该微码用来实现一架构性重复数据串搬移指令。该微码包括多个保证预取-加载-储存指令组的序列。微处理器还包括存储器子系统，用来执行保证预取、加载、及储存指令，甚至在既定情况组存在且当存储器子系统将非保证预取指令仅视为暗示时，用来将保证预取指令所指定的快取列的数据预取至高速缓存。

本发明又提供一种微处理器，包括高速缓存及微码单元。微码单元包含一微码，该微码用来实现一架构性重复数据串搬移指令，且微码包括多个加载指令与储存指令，用以将数据串由来源存储器位置搬移至目标存储器位置。微码还包括多个预取指令，这些预取指令远远领先加载指令，以增加快取列在被加载指令存取前出现在该高速缓存的可能性。微处理器还包括存储器子系统，用来执行预取、加载、与储存指令。存储器子系统用来检测预取指令之中的一者所指示的存储器地址于微处理器的转译后备缓冲器中未命中的情况，且相应地通知微码单元该转译后备缓冲器的未命中。

本发明也提供一种由微处理器所执行的方法。微处理器包括高速缓存以及指令组，且指令组具有多个第一预取指令与第二预取指令。该方法包括当执行第一预取指令时，检测预设情况组中之中的一者或多个是否存在。第一预取指令命令该微处理器自系统存储器预取第一数据快取列至高速缓存。该方法也包括当执行第一预取指令时，检测到预设情况组中的一者或多个存在时，放弃自系统存储器预取第一数据快取列至高速缓存的步骤。该方法也包括当执行第二预取指令时，检测预设情况组中之中的一者或多个是否存在。第二预取指令命令微处理器自系统存储器预取第二数据快取列至高速缓存。该方法还包括当执行第二预取指令时，检测到预设情况组中的一者或多个存在时，完成自系统存储器预取第二数据快取列至高速缓存的步骤。

本发明还提供一种由微处理器所执行的方法。微处理器包括高速缓存。该方法包括解码架构性重复数据串搬移指令。该方法也包括相应于对架构性重复数据串搬移指令进行解码的步骤，执行多个保证预取-加载-储存指令组的序列。执行该等保证预取-加载-储存指令组的序列的步骤包括甚至在既定情况组存在时且当存储器子系统将多个非保证预取指令仅视为暗示时，预取由该等保证预取-加载-储存指令组的序列所指定的高速缓存的多个快取列。