[发明专利]微处理器及其执行的方法

权利要求书

1.一种由一微处理器所执行的方法，该微处理器包括一高速缓存以及一指令组，且该指令组具有第一预取指令与第二预取指令，该方法包括：

当执行该第一预取指令时，检测一预设情况组中的一者或多个的存在，其中，该第一预取指令命令该微处理器自一系统存储器预取一第一数据快取列至该高速缓存；

响应于当执行该第一预取指令时检测该预设情况组中的一者或多个的存在的步骤，放弃自该系统存储器预取该第一数据快取列至该高速缓存；

当执行该第二预取指令时，检测该预设情况组中的一者或多个的存在，其中，该第二预取指令命令该微处理器自该系统存储器预取一第二数据快取列至该高速缓存；以及

响应于执行该第二预取指令时检测该预设情况组中的一者或多个的存在的步骤，完成自该系统存储器预取该第二数据快取列至该高速缓存，

其中该预设情况组包括该第一和第二预取指令分别所指示的第一和第二快取列的地址于该微处理器的转译后备缓冲器中未命中。

2.根据权利要求1所述的方法，其中该指令组是一架构指令组。

3.根据权利要求2所述的方法，其中该架构指令组是一x86架构指令组。

4.一种由一微处理器所执行的方法，该微处理器包括一高速缓存和微码，该方法包括：

对一架构性重复数据串搬移指令进行解码；

响应于对该架构性重复数据串搬移指令进行解码的步骤，执行多个加载指令与储存指令，以将数据串由一来源存储器位置搬移至一目标存储器位置；

在执行该多个加载指令之前，执行多个预取指令，以增加多个快取列在被该多个加载指令处理前出现在该高速缓存的可能性，其中该多个加载和储存指令以及该多个预取指令是该微处理器的微码的指令；

检测该多个预取指令的一者正指示出一存储器地址于该微处理器的一转译后备缓冲器中未命中的一情况，且相应地导致该微码被通知该转译后备缓冲器的未命中；

响应于检测到该情况，清除晚于该多个预取指令的该一者的该多个加载和储存指令的每一个；以及

在上述清除的步骤后，于剩余的该多个加载指令之前，重新开始执行剩余的该多个预取指令，以增加剩余的该多个快取列在被剩余的该多个加载指令处理前出现在该高速缓存的可能性。

5.一种微处理器，包括：

一高速缓存；

一指令组，包括第一预取指令与第二预取指令，该第一预取指令与该第二预取指令中每一者用来命令该微处理器自一系统存储器预取一数据快取列至该高速缓存；以及

一存储器子系统，用来执行该第一预取指令与该第二预取指令，其中，对于该第一预取指令，该存储器子系统响应于一第一既定情况组而放弃自该系统存储器预取该数据快取列至该高速缓存，其中，对于该第二预取指令，该存储器子系统响应于该第一既定情况组来完成自该系统存储器预取该数据快取列至该高速缓存，

其中该既定情况组包括该第一和第二预取指令在一序列指令之后的情况。