[发明专利]半导体存储装置

说明书

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

已知有例如以块为单位删除数据的非易失性半导体存储装置。伴随大容量化，半导体存储装置根据其结构，删除尤其是删除验证所需的时间增加。

发明内容

本发明提供删除时间短的半导体存储装置。

一实施方式的半导体存储装置包括多个存储部件（unit）。各存储部件包括在第1及第2端之间串联连接的第1晶体管、多个存储单元（cell）晶体管和第2晶体管。多个存储部件的各个中的对应的存储单元晶体管的控制栅电极被共同连接。位线与多个存储部件的第1端共同连接。源线与多个存储部件的第2端共同连接。读出放大器接收使能信号后，读出及放大位线上的电流或电压。在向指示多个存储单元部件的数据的删除的信号转变为无效逻辑后的删除验证期间的控制栅电极施加用于删除验证的电压的期

间，使能信号2次以上为有效。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的存储单元阵列的部分立体图。

图3是第1实施方式的存储单元阵列的部分截面图。

图4是第1实施方式的单元晶体管的截面图。

图5是第1实施方式的存储单元阵列、读出放大器及高速缓冲存储器的部分电路图。

图6是第1实施方式的高速缓冲存储器的例的电路图。

图7是表示第1实施方式的单元的阈值电压与读出放大器输出的对应的图。

图8是表示第1实施方式的高速缓冲存储器数据与验证判定结果的对应的图。

图9是第1实施方式的读出放大器输出和高速缓冲存储器数据与基于它们的删除验证结果的例示图。

图10是第1实施方式的读出放大器及高速缓冲存储器的部分电路图。

图11是第1实施方式的半导体存储装置的部分节点的电位的时序图。

图12是第1实施方式的半导体存储装置的删除的流程图。

图13是第2实施方式的半导体存储装置的框图。

图14是第1实施方式的半导体存储装置的部分节点的电位的时序图。

图15是第2实施方式的读出放大器输出和高速缓冲存储器数据与基于它们的删除验证结果的例示图。

图16是第2实施方式的累计的失败位数与阈值的比较结果的示图。

图17是第2实施方式的半导体存储装置的删除的流程图。

图18是第2实施方式的半导体存储装置的删除的第1变形例的流程图。

图19是第2实施方式的半导体存储装置的删除的第2变形例的流程图。

图20是第3实施方式的半导体存储系统的示图。

图21是第3实施方式的半导体存储系统的删除的任务的示图。

图22是第3实施方式的多个验证的结果的组合的示图。

图23是第3实施方式的1串删除验证的流程图。

【符号的说明】

100…半导体存储装置，1…存储单元阵列，2…行解码器，3…读出放大器及高速缓冲存储器，4…充电泵，5…验证电路，5a、5b…状态寄存器，6～8…控制寄存器，9…CG驱动器，10…状态机，11、12…第1缓冲器，13…指令解码器，14…地址缓冲器，15…寄存器，16…数据缓冲器，17…输出缓冲器，18…选择电路。

具体实施方式

以下参照图面说明实施方式。另外，以下的说明中，对于具有近似同一功能及构成的构成要素附上同一符号，重复说明仅仅在必要场合进行。另外，以下所示的各实施方式例示了用于将该实施方式的技术思想具体化的装置、方法，实施方式的技术思想未将构成部件的材质、形状、结构、配置等特定为下述的内容。实施方式的技术思想在技术方案中可以进行各种变更。

(第1实施方式)

各功能块可以用硬件、计算机软件之一或组合两者而实现。因而，以下一般从它们的功能的观点进行说明，以明确各块为上述的任一。这样的功能是作为硬件执行或作为软件执行，取决于对具体实施形态或系统整体的设计制约。本领域技术人员在各个具体的实施形态可以用各种方法实现这些功能，但是各个实现手法都包括在实施方式的范畴内。另外，各功能块不必像以下的具体例那样进行区别。例如，部分功能也可以由不同于以下的说明中例示的功能块的其他功能块执行。而且，例示的功能块也可以分割为更细的功能子块。由哪个功能块特定并不对实施方式进行限定。