[发明专利]浅沟槽的制作方法

说明书

技术领域

本申请涉及半导体存储器制造领域，具体而言，涉及一种浅沟槽的制作方法。

背景技术

半导体存储器制造领域中，存储器电路一般包括存储单元阵列区以及逻辑电路区。存储单元阵列区内各单元之间通过浅沟槽隔离(STI)结构相互隔离；同时逻辑电路区中，各半导体器件之间也需要通过STI绝缘隔离，防止漏电的产生。由于使用的环境不同，且存储单元阵列区的线宽尺寸较外围电路的逻辑电路区更小，器件密集程度更高，因此存储单元阵列区中的浅沟槽隔离的宽度也较逻辑电路区上的小，深度更浅。

现有的存储器制造工艺中，存储器电路的浅沟槽隔离存在两种基本的制造方法。一种是采用分区域制造的方法，也就是在分别制作存储单元阵列区浅沟槽隔离和逻辑电路区浅沟槽隔离，该方式存在以下问题：分区域形成浅沟槽隔离时，需要使用两次掩膜，掩膜图形分别对应存储单元阵列区以及逻辑电路区，因此制作掩膜的成本较高，且需要经过两次掩膜对准，所形成的浅沟槽隔离对准精度较低。

中国专利申请200910194794.9提出了“双重深度的浅沟槽隔离制造方法”，图1至图6示出了实施该方法各步骤后衬底的剖面结构示意图，该方法包括以下各步骤：

提供半导体基底，该半导体基底包括衬底100’以及衬底表面的介质层200’，且该半导体基底包括第一区域Ⅰ’和第二区域Ⅱ’，该半导体基底的剖面结构如图1所示；

在介质层200’表面形成第一掩膜层301’，并图形化第一掩膜层301’，得到的半导体横剖面结构如图2所示；

以第一掩膜层301’为掩膜，刻蚀介质层200’和衬底100’，在第一区域Ⅰ’以及第二区域Ⅱ’内分给形成第一沟槽401’，得到的半导体截面如图3所示；

去除第一掩膜层301’，在第一区域Ⅰ’的表面形成第二掩膜层302’，得到的半导体剖面结构如图4所示；

在第二区域Ⅱ’的第一沟槽401’内继续刻蚀衬底100’，形成第二沟槽402’，得到的半导体剖面结构如图5所示。

去除第二掩膜层302’，得到的半导体剖面结构如图6所示，第一沟槽401’经过填充后成为第一区域Ⅰ’的浅沟槽隔离结构，第二沟槽402’经过填充后成为第二区域Ⅱ’的浅沟槽隔离结构。

在上述方法中，仍然需要利用第二掩膜302’保护第一区域Ⅰ’的第一沟槽401’，避免其尺寸在对第二区域Ⅱ’的第一沟槽401’进行进一步刻蚀过程中受到破坏。因此，该方法仍然需要耗费较高的成本及复杂的工艺对存储单元阵列区浅沟槽隔离和的逻辑电路区的浅沟槽隔离进行分别处理。

发明内容

本申请旨在提供一种浅沟槽的制作方法，在不需要第二掩膜层的保护下实现对存储单元区和逻辑电路区的浅沟槽的刻蚀。

本申请提供了一种浅沟槽的制作方法，包括以下步骤：步骤S1，将表面具有介质层的衬底划分为存储单元区和逻辑电路区；步骤S2，在掩膜的保护下，在存储单元区刻蚀形成第一浅沟槽，在逻辑电路区刻蚀形成预形成槽，预形成槽宽度大于第一浅沟槽的宽度；步骤S3，在存储单元区和逻辑电路区形成牺牲层，其中，存储单元区的牺牲层填充第一浅沟槽，逻辑电路区的牺牲层与预形成槽形成共形台阶覆盖结构；以及步骤S4，将预形成槽刻蚀形成第二浅沟槽，并去除牺牲层。

应用本申请的技术方案，步骤S2按照第一浅沟槽和第二浅沟槽的预定开口大小刻蚀形成第一浅沟槽和预形成槽，不需要对开口处进行再次刻蚀，提高了浅沟槽的开口大小的精准度；而且，再通过所设置的牺牲层不仅取代了目前的掩膜层，而且其去除过程与逻辑电路区的第二浅沟槽继续刻蚀同时进行，简化了浅沟槽的制作流程。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施方式及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1至图6示出了实施现有技术的各步骤后半导体器件的剖面结构示意图；

图7示出了本申请提供的优选实施方式的浅沟槽制作方法的流程图；

图8示出了划分存储单元区与逻辑电路区的半导体器件的剖面结构示意图；

图9示出了在图8所示的半导体器件上刻蚀形成第一浅沟槽和预形成槽后的半导体器件的剖面结构示意图；

图10示出了在图9所示的半导体器件上形成牺牲层后的半导体器件的剖面结构示意图；

图11示出了去除部分图10所示的牺牲层的半导体器件的剖面结构示意图；以及

图12示出了去除部分图11所示的剩余牺牲层的半导体器件的剖面结构示意图。