[发明专利]浅沟槽的制作方法有效
申请号: | 201310202800.7 | 申请日: | 2013-05-27 |
公开(公告)号: | CN104183534B | 公开(公告)日: | 2017-05-10 |
发明(设计)人: | 张翼英;何其旸 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/762 | 分类号: | H01L21/762;H01L21/306 |
代理公司: | 北京康信知识产权代理有限责任公司11240 | 代理人: | 吴贵明,张永明 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 沟槽 制作方法 | ||
1.一种浅沟槽的制作方法,其特征在于,所述制作方法包括:
步骤S1,将表面具有介质层的衬底划分为存储单元区和逻辑电路区;
步骤S2,在掩膜的保护下,在所述存储单元区刻蚀形成第一浅沟槽,在所述逻辑电路区刻蚀形成预形成槽,所述预形成槽宽度大于所述第一浅沟槽的宽度;
步骤S3,在所述存储单元区和所述逻辑电路区形成牺牲层,其中,所述存储单元区的牺牲层填充所述第一浅沟槽,所述逻辑电路区的牺牲层与所述预形成槽形成共形台阶覆盖结构;以及
步骤S4,将所述预形成槽刻蚀形成第二浅沟槽,并去除所述牺牲层,
所述步骤S4还包括:
步骤S41,刻蚀去除所述共形台阶覆盖结构;
步骤S42,沿所述预形成槽的侧壁对所述衬底刻蚀以形成所述第二浅沟槽,所述衬底的选择比与所述牺牲层的选择比的比值大于2:1;
步骤S43,去除所述第一浅沟槽内的牺牲层。
2.根据权利要求1所述的制作方法,其特征在于,所述共形台阶覆盖结构的厚度与所述第一浅沟槽的宽度比在1:2~1:1之间。
3.根据权利要求1所述的制作方法,其特征在于,采用各向异性干法刻蚀实施所述步骤S2中的刻蚀和所述步骤S42中的刻蚀。
4.根据权利要求1所述的制作方法,其特征在于,采用湿法刻蚀或各向异性干法刻蚀实施所述步骤S41和所述步骤S43。
5.根据权利要求3所述的制作方法,其特征在于,所述刻蚀采用选自HBr、Cl2、O2、N2、NF3、Ar、He和CF4组成的组中的一种或多种作为刻蚀气体。
6.根据权利要求1所述的制作方法,其特征在于,所述步骤S3中采用化学气相沉积法、物理气相沉积法或原子层沉积法共形淀积形成所述牺牲层,或者采用旋涂法形成所述牺牲层。
7.根据权利要求6所述的制作方法,其特征在于,形成所述牺牲层的材料选自绝缘材料、非晶碳和金属材料中的一种或多种。
8.根据权利要求3至7中任一项所述的制作方法,其特征在于,所述衬底为硅衬底,所述步骤S3采用在同一反应腔体中利用等离子体化学沉积法在所述硅衬底表面沉积形成所述牺牲层,所述步骤S42中的刻蚀气体为由CxHyFz、Cl2和HBr形成的混合气体,其中0≤x≤4,0≤y≤4,0≤z≤4,所述混合气体中所述CxHyFz的体积含量为1~20%,所述Cl2与所述HBr的体积比为1:20~20:1,且所述混合气体的总流量为10~1000sccm,刻蚀压力为3~100mT,激发功率为100~1500W,偏置电压为20~700V。
9.根据权利要求1所述的制作方法,其特征在于,所述介质层包括:
栅介电层,设置在所述衬底的上方;
浮栅层,设置在所述栅介电层的上方。
10.根据权利要求9所述的制作方法,其特征在于,所述逻辑电路区的栅介电层的厚度大于所述存储单元区的栅介电层的厚度。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造