[发明专利]半导体装置及其占空比校正方法

说明书

相关申请的交叉引用

本申请要求2012年11月30日向韩国知识产权局提交的申请号为10-2012-0137926的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各种实施例总体而言涉及一种半导体装置，更具体而言，涉及一种半导体装置的时钟占空比校正方法。

背景技术

时钟的占空比表示脉冲宽度相对于时钟的脉冲周期的比。换言之，占空比是激活状态的持续时间与时钟信号的总周期的比。一般地，在半导体集成电路中使用具有50:50的占空比的数字时钟，该占空比表示时钟的高电平时段的宽度与时钟的低电平时段的宽度大体相等。

在一些数字电子设备中，将时钟的占空比准确地控制成50:50是重要的。例如，在与时钟同步地输入/输出数据的同步半导体装置中，当未准确地控制时钟的占空比时，数据可能会失真。

近来，为了改善操作速度，使用了DDR（双数据速率）同步半导体装置。由于数据在时钟的下降沿以及时钟的上升沿被输入/输出，所以需要通过控制时钟的占空比来充分地保证数据余量。

发明内容

在一个实施例中，一种半导体装置的占空比校正方法包括以下步骤：第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整占空校正时钟的上升沿的相位；延迟锁定步骤：将外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及第二占空比校正步骤：当通过校正DLL时钟的占空比而产生占空校正时钟时，调整占空校正时钟的下降沿的相位。

在另一个实施例中，一种半导体装置包括：占空比校正块，所述占空比校正块被配置成：通过校正内部时钟的占空比来产生占空校正时钟、在延迟锁定环被复位时调整占空校正时钟的上升沿的相位、以及在延迟锁定环被锁定时调整占空校正时钟的下降沿的相位；以及延迟锁定环，所述延迟锁定环被配置成：接收外部时钟以输出内部时钟，以及当占空比校正块调整占空校正时钟的上升沿的相位完成时将外部时钟延迟可变延迟量以输出内部时钟。

附图说明

结合附图来描述本发明的特点、方面和实施例，其中：

图1是根据本发明的一个实施例的半导体装置的框图；

图2是说明图1的占空比校正块的一个详细实例的框图；

图3是说明图2的占空比调整部的一个详细实例的电路图；

图4A和图4B是说明图3的占空比调整部的操作的波形图；

图5是根据本发明的另一个实施例的半导体装置的框图；

图6是图5的占空比校正块的一个详细实例的框图；

图7是图6的占空比调整部的一个详细实例的电路图；

图8A和图8B是说明图7的占空比调整部的操作的波形图；以及

图9是用于解释根据本发明的一个实施例的半导体装置的占空比校正方法的流程图。

具体实施方式

在下文中，将参照附图详细地描述根据本发明的各种实施例的半导体装置及其时钟占空比校正方法。

当将外部时钟应用于半导体装置的内部操作时，可能由于各种内部信号延迟而在输出数据中产生时钟歪斜（clock skew）。为了补偿时钟歪斜，半导体装置可以经由延迟锁定环（DLL）来产生内部时钟，延迟锁定环通过模型延迟值tREP来补偿时钟歪斜，所述模型延迟值tREP通过从外部时钟对半导体装置的数据输出路径的延迟量建模而获得，由此产生DLL时钟。DLL时钟可以用在半导体装置的内部操作中，以与外部时钟同步地将数据输出到外部源。

在图1中，半导体装置可以包括延迟锁定环10和占空比校正块20。

延迟锁定环10可以被配置成将外部时钟EXTCLK延迟可变延迟量，并且产生内部时钟DLLCLK。通过以外部时钟EXTCLK的n（n是自然数）个周期对半导体装置的数据输出路径的延迟量建模而获得的模型延迟值tREP是确定上述可变延迟量的值的一个因素。

占空比校正块20被配置成接收内部时钟DLLCLK、当延迟锁定环10被锁定时校正内部时钟DLLCLK的占空比、以及输出占空校正时钟DCCCLK。

即，根据一个实施例的半导体装置能够校正延迟锁定环10所产生的内部时钟DLLCLK的占空比。

延迟锁定环10可以包括可变延迟单元11、延迟模型单元12以及相位比较单元13。

可变延迟单元11可以被配置成响应于延迟量调整信号DLL_CTRL来延迟外部时钟EXTCLK，以及产生内部时钟DLLCLK。