[发明专利]半导体装置及其占空比校正方法

权利要求书

1.一种半导体装置的占空比校正方法，包括以下步骤：

第一占空比校正步骤：当通过校正外部时钟的占空比而产生占空校正时钟时，调整所述占空校正时钟的上升沿的相位；

延迟锁定步骤：响应于第一占空比校正结束信号，将所述外部时钟延迟可变延迟量，并且产生锁定的DLL时钟；以及

第二占空比校正步骤：响应于DLL锁定信号，调整所述占空校正时钟的下降沿的相位，

其中，当对所述占空校正时钟的上升沿的相位的调整完成时，所述第一占空比校正步骤产生所述第一占空比校正结束信号，以及当外部时钟的相位与反馈时钟的相位一致时，所述延迟锁定步骤产生DLL锁定信号。

2.如权利要求1所述的占空比校正方法，其中，所述第一占空比校正步骤包括以下步骤：

检测所述占空校正时钟的占空比，并且产生第一占空比控制码；以及

响应于所述第一占空比控制码来调整所述占空校正时钟的上升沿的相位。

3.如权利要求2所述的占空比校正方法，其中，所述延迟锁定步骤包括以下步骤：

响应于所述第一占空比控制码来调整模型延迟值；

将所述DLL时钟延迟所述模型延迟值，并且产生反馈时钟；以及

调整所述可变延迟量直到所述外部时钟的相位与所述反馈时钟的相位一致为止，并且产生所述DLL时钟。

4.如权利要求1所述的占空比校正方法，其中，所述第二占空比校正步骤包括以下步骤：

检测所述占空校正时钟的占空比，并且产生第二占空比控制码；以及

响应于所述第二占空比控制码来调整所述占空校正时钟的下降沿的相位。

5.一种半导体装置，包括：

占空比校正块，所述占空比校正块被配置成：通过校正内部时钟的占空比来产生占空校正时钟、在延迟锁定环被复位时调整所述占空校正时钟的上升沿的相位、以及接收DLL时钟信号并响应于所述DLL时钟信号来调整所述占空校正时钟的下降沿的相位；以及

所述延迟锁定环，被配置成：接收外部时钟和第一占空比校正结束信号以输出所述内部时钟，以及将所述外部时钟延迟可变延迟量以输出所述内部时钟，

其中，当所述延迟锁定环被锁定时，所述延迟锁定环产生所述DLL锁定信号，以及当对所述占空校正时钟的上升沿的相位的调整完成时，所述占空比校正块产生第一占空比校正结束信号。

6.如权利要求5所述的半导体装置，其中，所述占空比校正块包括：

占空比校正使能信号发生单元，所述占空比校正使能信号发生单元被配置成：响应于激活的锁定信号而激活占空比校正使能信号，以及在占空比校正结束信号被激活时将所述占空比校正使能信号去激活；

占空比锁定检测单元，所述占空比锁定检测单元被配置成：响应于激活的占空比校正使能信号而检测增量信号和减量信号上的变化，以及产生占空比锁定信号；以及

占空比校正结束信号发生单元，所述占空比校正结束信号发生单元被配置成：响应于激活的占空比锁定信号而激活所述占空比校正结束信号。

7.如权利要求5所述的半导体装置，其中，所述延迟锁定环包括：

可变延迟单元，所述可变延迟单元被配置成：响应于延迟量调整信号而调整所述外部时钟的延迟量，以及输出所述内部时钟；

延迟模型单元，所述延迟模型单元被配置成：将所述内部时钟延迟模型延迟值，以及产生反馈时钟；以及

相位比较单元，所述相位比较单元被配置成：将所述外部时钟的相位与所述反馈时钟的相位进行比较以产生所述延迟量调整信号，以及产生DLL锁定信号，所述DLL锁定信号在所述外部时钟的相位与所述反馈时钟的相位一致时被激活。

8.如权利要求7所述的半导体装置，其中，所述占空比校正块包括：

占空比校正使能信号发生单元，所述占空比校正使能信号发生单元被配置成：响应于DLL复位信号而激活第一校正使能信号、响应于DLL锁定信号而激活第二校正使能信号、以及当所述第一校正使能信号和所述第二校正使能信号中的一个被激活时激活占空比校正使能信号。

9.如权利要求8所述的半导体装置，其中，所述占空比校正块包括：

校正单元，所述校正单元被配置成：响应于所述第一校正使能信号而调整所述占空校正时钟的上升沿的相位，以及响应于所述第二校正使能信号而调整所述占空校正时钟的下降沿的相位。