[发明专利]铜互连结构及其形成方法

说明书

技术领域

本发明总体涉及微电子器件的互连结构。具体而言，本发明涉及用于通过在互连中创造缺陷以增强杂质分凝来提高电迁移抗性的方法和结构。

背景技术

电迁移是在导体中由于电流所引起的金属原子迁移。金属原子迁移意指金属原子从第一区移动至第二区。结果，迁移的金属原子在第一区中留下空洞。空洞可以随着时间生长到足以增加互连的电阻的尺寸；或者空洞可以在互连中形成开路。无论哪种方式，互连都会失效。形成造成互连失效的空洞所需的时间被称为电迁移寿命。在微电子器件中所使用的铜互连中，电迁移寿命由铜与电介质覆盖层之间的介面处的质量输送所确定。相应地，许多提高电迁移抗性(electromigration resistance)的方案旨在提高电介质帽与铜之间的粘附。

一种方案在互连的顶表面上使用自对准CuSiN盖；另一种方案使用CoWP的自对准金属盖，而其他方案使用合金籽层。在该合金方案中，在铜(Cu)籽层中引入了掺杂剂(杂质)。在随后处理期间，杂质分凝至电介质盖/Cu介面以形成杂质氧化层。杂质的量越多，电迁移抗性就越大(即更长的电迁移寿命)。然而，杂质增加互连的电阻。此外，杂质至介面的分凝被认为受到杂质氧化物形成的限制。因此，一旦形成所有杂质氧化物，则不再存在杂质分凝的驱动力，并且杂质就保留在本体铜中，由此增加了互连电阻。此外，随着互连线宽缩小，需要更多杂质以增长电迁移寿命，从而进一步加剧了电阻增加的问题。

因此，需要一种用于提高电迁移抗性的方法和结构，其提高电迁移寿命而不过度增加铜互连的电阻。此外，该方法和结构可以是可缩放的以适应减小的互连线宽。

发明内容

本发明的一般原理在于通过在铜互连的表面有意地创造晶格缺陷来提高电迁移寿命而不过分增加互连电阻的方法。该缺陷驱动杂质(掺杂剂)分凝至该区域。因此，可以使用杂质的更高的原子百分比而不增加互连的电阻。

在一个实施例中，互连结构包括金属氧化物部分、金属部分、以及具有顶部区域的本体导体部分。金属部分位于本体导体的顶部区域，并且金属氧化物部分在金属部分的上方。

在另一实施例中，互连结构包括氧化锰部分、金属锰部分，以及具有顶部区域的铜部分。金属锰部分位于铜的顶部区域，并且氧化锰部分在金属锰部分的上方。

一种形成具有提高的电迁移抗性的互连结构的方法的实施例包括：在衬底上的电介质区域中形成开口、形成含杂质层、用本体导体基本填充开口、对本体导体的顶部区域加压或者在本体导体的顶部区域创造缺陷，以及对衬底进行热处理，由此在本体导体的顶部区域形成含杂质氧化物层和金属杂质层。

附图说明

图1A是根据本发明的实施例的互连结构的截面图；

图1B是根据本发明的实施例的另一互连结构的截面图；

图2是示出了用于创造图1A的双层互连结构的方法的实施例的流程图；

图3A示出了根据本发明的方法步骤的实施例的在电介质中的开口中形成的衬垫；

图3B示出了根据本发明的方法步骤的实施例的在电介质中的开口中的本体导体；

图3C示出了根据本发明的方法步骤的实施例在本体导体的顶部部分创造晶格损伤；

图3D示出了根据本发明的方法步骤另一实施例在本体导体的顶部部分创造晶格损伤；以及

图3E示出了根据本发明的方法步骤的实施例形成覆盖层。

本发明的其他目的、方面和优点将结合对附图的描述变得明显，其中相同的标号代表所有图中的相同或相似的部分。

具体实施方式

结合图1A-图1B描述了本发明的互连结构的实施例。结合图2-图3E描述了用于形成本发明的互连结构的方法的实施例。