[发明专利]布线数据的生成装置、生成方法及描画装置

说明书

技术领域

本发明涉及一种在芯片快速（chip fast）型的系统级封装（System in Package）或晶圆级封装（Wafer Level Packaging）的制造过程中的布线图案的生成技术及布线图案的曝光技术。

背景技术

在芯片快速型的SIP（System in Package：系统级封装）或WLP（Wafer Level Package：晶圆级封装）的制造过程中，利用重新布线层，进行IC（Integrated Circuit：集成电路）之间或IC的焊盘（pad）与凸块（bump）之间的布线。此时，如何处理在作为支撑体的基板上接合的IC的配置误差成为问题。

在将步进曝光装置（stepper）应用在曝光处理中的技术（参照专利文献1、2）中，通过在借助掩模的曝光范围内对曝光的位置、角度进行微调，来避免上述问题。然而，在连接的IC之间的距离在能够利用掩模进行曝光的布线图案的长度以上的情况下，在重新布线层产生的接触不良等的IC的配置误差很大，在该情况下，成品率会下降。另外，在使与基板上的多个IC相关的电路区域曝光一次的情况下，如果各IC的配置误差有偏差（各异），则难以抑制接触不良。

与此相对地，已知一种不使用掩模而是利用曝光用的光束进行扫描来进行曝光处理的技术，与使用掩模的方法相比，利用这种技术，易于对IC的配置误差进行处理。即，在有配置误差的情况下，根据配置误差，从头开始重新设计布线图案，从而采用GDS（Graphic Design System：图形设计系统）格式等的掩模CAD（Computer-Aided Design：计算机辅助设计）用的格式来生成表示修正后的布线图案的布线数据。通过对生成的布线数据进行由RIP（Raster Image Processor：光栅图像处理器）实施的描画装置用的RIP处理，生成栅格数据（Raster Data）形式的描画数据，由此能够利用描画装置实现重新布线。然而，这种通过重新进行设计来生成布线数据的方法需要花费很长的时间。另外，RIP处理也需要花费很长的时间。在此，在不使用掩模而是利用光束扫描的曝光技术中，提出了一种缩短为了处理配置误差而生成布线数据所需的时间的技术。

例如，专利文献3的描画装置检测标注在基板上的各电路区域内的校准位置标记（对位标记）的位置移位（位移），来作为各电路区域的电极的位置移位。然后，在配置成与设计相同，没有位置移位的情况下，该装置一边进行图案移动（pattern shift）来进行修正，一边利用光束扫描来描画基于修正后的布线图案，其中，图案移动是指，根据位置移位，使连接在各电路区域之间的布线图案中的电路区域内的部分平行地错开。然而，在各电路区域内不仅发生移位，姿势也发生变动的情况下，校准位置标记的移位与作为布线图案端点的电极的移位不同，因此，专利文献3的装置会在重新布线层产生接触不良。

在此，专利文献4的描画装置，通过对拍摄配置有设置多个电极的各IC的基板而得到的图像与各IC没有配置误差的该基板的现有的布线图案进行比较，来确定作为每组连接各IC之间的各布线的两端点的电极的各对组合，和各电极的位置。然后，该装置分别针对每组电极对，求得采用最短距离连接所确定的电极对的直线的矢量数据，将求得的各矢量数据设定为与处理IC的配置误差对应的布线图案，并进行描画。由此，在IC的配置误差不仅包括位置的移位还包括姿势变动的情况下，能够抑制在重新布线层产生的接触不良。

现有技术文献

专利文献

专利文献1：日本特开2003-197850号公报

专利文献2：日本特开2010-219489号公报

专利文献3：日本特开平1-215022号公报

专利文献4：日本特开2012-42587号公报

然而，在专利文献4的描画装置中，根据IC的配置误差，采用直线状的布线直接连接IC的电极和作为连接对象的IC的电极。因此，在各IC的电极的配置像BGA（Ball-Grid Array：球栅阵列）等那样复杂的情况下，由于会变成在来自BGA等的扇出（Fanout）布线部分中修正后的布线图案彼此交差的设计，所以存在产生没有生成布线图案的布线遗漏（“未布线”）的问题。

发明内容