[发明专利]半导体装置、打印设备及其制造方法有效

申请号：	201310069805.7	申请日：	2013-03-06
公开（公告）号：	CN103311186A	公开（公告）日：	2013-09-18
发明（设计）人：	铃木伸幸;铃木敏;大村昌伸	申请（专利权）人：	佳能株式会社
主分类号：	H01L21/8238	分类号：	H01L21/8238;H01L27/092;H01L29/78
代理公司：	中国国际贸易促进委员会专利商标事务所 11038	代理人：	曹瑾
地址：	日本***	国省代码：	日本;JP
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摘要：
搜索关键词：	半导体装置打印设备及其制造方法
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【说明书】：

技术领域

本发明涉及半导体装置、打印设备及其制造方法。

背景技术

在半导体装置中，使用DMOS晶体管作为通过高压被驱动以使得大电流流动的驱动器件。例如，日本专利公开No.2005-44924和No.2010-251624公开了在同一半导体基板上形成DMOS晶体管和CMOS晶体管的技术。

根据日本专利公开No.2005-44924，形成DMOS晶体管并然后用氮化硅膜覆盖它，由此单独地形成CMOS晶体管。出于这种原因，工时增加。根据日本专利公开No.2010-251624，选择性地形成侧壁，以同时形成DMOS晶体管和CMOS晶体管的源极和漏极区域。但是，工时减少不足。

发明内容

本发明提供有利于在同一半导体基板上形成DMOS晶体管和CMOS晶体管的技术。

本发明的一个方面提供一种包括布置于半导体基板上的DMOS晶体管、NMOS晶体管和PMOS晶体管的半导体装置的制造方法，DMOS晶体管包含具有与DMOS晶体管的漏极区域和源极区域相同的导电类型并具有比漏极区域和源极区域低的杂质浓度的第一杂质区域和具有与第一杂质区域相反的导电类型的第二杂质区域，所述第一杂质区域和第二杂质区域形成为在半导体基板的上表面中彼此相邻，第一杂质区域形成为包围漏极区域，并且第二杂质区域形成为包围源极区域，半导体装置的制造方法包括：与NMOS晶体管和PMOS晶体管中的一个的阱同时形成第一杂质区域的第一步骤；和与NMOS晶体管和PMOS晶体管中的另一个的阱同时形成第二杂质区域的第二步骤。

本发明的一方面提供一种包括布置于半导体基板上的DMOS晶体管、NMOS晶体管和PMOS晶体管的半导体装置，其中，DMOS晶体管包含漏极区域、源极区域、形成为包围漏极区域的第一杂质区域、形成为包围源极区域的第二杂质区域、布置于源极区域与漏极区域之间的半导体基板上的绝缘部分和布置于绝缘部分上的栅电极，第一杂质区域和第二杂质区域形成为在半导体基板的上表面中彼此相邻，第一杂质区域在第二杂质区域与漏极区域之间包含布置于第二杂质区域侧的第一区域和布置于漏极区域侧的第二区域，绝缘部分包含在第一区域和第二杂质区域上形成的第一绝缘部分、和在第二区域上形成并且比第一绝缘部分厚的第二绝缘部分，第一杂质区域具有与NMOS晶体管和PMOS晶体管中的一个的阱相同的深度和相同的杂质浓度，第二杂质区域具有与NMOS晶体管和PMOS晶体管中的另一个的阱相同的深度和相同的杂质浓度，并且，第一绝缘部分具有与NMOS晶体管和PMOS晶体管中的每一个的栅绝缘膜相同的厚度。

参照附图阅读示例性实施例的以下说明，本发明的其它特征将变得十分明显。

附图说明

图1是用于解释在同一半导体基板上包含DMOS晶体管和CMOS晶体管的半导体装置的结构的例子的断面图；

图2是用于解释DMOS晶体管的结构的例子的断面图；

图3是用于解释DMOS晶体管的结构的另一例子的断面图；

图4是用于解释DMOS晶体管的操作的例子的断面图；

图5是用于解释DMOS晶体管的操作状态的例子的断面图；

图6A～6C是用于解释半导体装置的制造方法的例子的断面图；

图7A～7C是用于解释半导体装置的制造方法的例子的断面图；

图8A～8C是用于解释半导体装置的制造方法的例子的断面图；

图9A～9C是用于解释半导体装置的制造方法的例子的断面图；

图10A～10D是用于解释制造方法的参考例子的断面图。