[发明专利]一种嵌入式脉冲时序电路系统

说明书

技术领域

本发明是有关于一种嵌入式脉冲时序电路系统，尤其是指一种使用转态检测器与脉冲宽度来取代传统的预测触发器(flip-flop)，达到时序错误预测的特性，同时也增加了错误检测的功能，使得时序信号即使超过判断时间宽度仍能实时得知数据是否发生错误，使其可适用于支持动态电压与频率调整的处理器上，以作为动态电压调整判断机制的嵌入式脉冲时序电路系统。

背景技术

随着先进制造工艺的微缩，制造工艺、电压、温度(PVT)的变异明显地增加，而这些皆有可能导致运行中的微处理器发生时序错误；一般在传统的设计中，集成电路设计者会考虑所有最坏的情况并加入大量的安全区域去容忍制造工艺、电压、温度变异的影响，但是系统设计考虑在如此悲观的假设下，将同时带来不合预期的功率消耗及额外面积占据，尤其在超低电压的电路设计之下，制造工艺变异会导致电路的操作时间有相当大的变异性；而传统上，为了能够符合在所有的变异下都能够正常的运作，会让电路操作在符合最差情况的电压下，确保电路的功能可以正确地执行，然而，这会使得电路的能源效益变差；因此，解决方式是通过检测制造工艺变异的机制，适应性调整操作电压，以避免永远操作在最差情况。

一般而言，嵌入式检测机制可依照错误时序数据的获取形式主要分为两种，一种是数据已经撷取后，再去检测是否因为时序错误而造成获取数据的错误，可称为错误检测机制(error detection)；举例而言，请参阅美国专利第8,185,812号中揭示了一种单一事件扰动容忍触发器，其结合一种称之为剃刀(Razor)的技术，允许电压安全余裕量，用于消除或降低硅及周遭状况中的不确定性；概言之，剃刀技术是牵涉到调整一集成电路的操作参数，例如时钟脉冲频率（时脉频率）、操作电压、本体偏压电压、温度及类似者，用以利用增加整体效能的方式维持一有限的非零错误率，并通过比较一未延迟的数据值与一延迟的数据值来检测在该等处理平台上的错误；其中，单一事件扰动容忍触发器牵涉到在一序列储存组件内储存一取样的输入信号，然后使用组合逻辑来检测于一合法转换期间之外的时间所发生由该序列储存组件储存的该信号的转换错误；然，上述方法的缺点在于仅在错误产生后才能检测到错误且其随后需要恢复期，因此一旦错误发生即存在显着效能负担。

而另外一种嵌入式检测机制则是错误预测机制(error prediction)，顾名思义就是在错误有可能发生前，先行预测是否即将发生时序错误；一般的错误预测机制是由一个主要触发器加上一个预测正反器(canary)所构成，仅仅只能在设计者自订的判断时间宽度上做输入信号的比较；再者，错误预测电路在先天的概念上会遇到预测失误的情形，因此，当时序信号超过设计者自订的判断时间宽度便无法得知数据是否发生错误。

发明内容

本发明主要目的为，提供一种使用转态检测器与脉冲宽度来取代传统的预测正反器，达到时序错误预测的特性，同时也增加了错误检测的功能，使得时序信号即使超过判断时间宽度仍能实时得知数据是否发生错误，使其可适用于支持动态电压与频率调整的处理器上，以作为动态电压调整判断机制的嵌入式脉冲时序电路系统。

为了达到上述实施目的，本发明提出一种具有能预测因制造工艺与环境变异所造成时序错误的嵌入式脉冲时序电路系统，其可适用于动态电压与频率调整(DVFS)机制调整依据的嵌入式脉冲时序电路系统，是包括有一主从循序储存器、一转态检测器以及一警告信号产生器；其中，主从循序储存器包含有分别接收时钟脉冲输入的一主储存器及一从属储存器，而主储存器具有一数据输入，从属储存器具有一数据输出，且于主储存器与从属储存器电连接路径上具有一节点；转态检测器电连接上述节点，并将主储存器的输出延迟缓冲以形成一警告区域，同时根据数据输入的转态以产生一对应脉冲宽度输出；而警告信号产生器则电连接转态检测器，于数据输入抵达警告区域时，警告信号产生器可经由脉冲宽度和时钟脉冲输入的逻辑动作产生一警告信号。

在本发明的一实施例中，转态检测器包括有一电连接节点用以形成上述警告区域的延迟单元，以及一分别电连接节点与延迟单元的脉冲宽度产生单元，其中延迟单元具有至少一个缓冲器，且于延迟单元具有二个以上的缓冲器时，该等缓冲器可分别连接一多任务器，以使延迟单元能具有可调整输出警告区域宽度的功效；而脉冲宽度产生单元是分别接收警告区域的输出以及主储存器传输的数据以输出脉冲宽度，其中脉冲宽度产生单元较佳为一异或门(XOR gate)。