[发明专利]半导体元件及其制造方法无效

专利信息
申请号: 201310039917.8 申请日: 2013-01-31
公开(公告)号: CN103151274A 公开(公告)日: 2013-06-12
发明(设计)人: 陈慈佑;凯·史提芬·艾希格;张凯文;博恩·卡尔·艾皮特 申请(专利权)人: 日月光半导体制造股份有限公司
主分类号: H01L21/56 分类号: H01L21/56;H01L21/60;H01L23/31;H01L23/488
代理公司: 上海专利商标事务所有限公司 31100 代理人: 陆勍
地址: 中国台湾高雄市*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 半导体 元件 及其 制造 方法
【说明书】:

技术领域

发明关于一种具有金属柱的半导体元件。

背景技术

封装体迭层(Package on Package,POP)使用在移动装置,例如:手机、智慧型手机、平板电脑等。于其内,处理器必须和存储器结合以减小封装结构整体高度及表面空间(Footprint)而达到小体积的目的。由于较佳的商业模式中,上封装结构(存储器)及下封装结构(处理器)分别运送至组装厂商以同时堆迭及组装。由于二个封装结构的芯片尺寸、基板剖面、及其他结构参数皆不同,该等封装结构在回焊时不会同步产生翘曲。因此,当该等封装结构堆迭时,通常地,相对的焊球或者接垫(Lands)及焊球不会融接在一起因而导致断路(Open Interconnects)。

因此,下封装结构经历数次迭代(Iterations)以减少翘曲及改善堆迭良率。一种设计基于一上浇口模具设计(Top Gate Mold Design),其让周围球垫显露且可被该上封装结构的焊球接近。此设计需要相当大的焊球,且该焊球具有足够的高度以克服该下封装结构的封胶模盖(Mold Cap)的站立高度(Stand-off)。此设计的问题为控制该焊球的高度以确保相对焊球的合并(Coalescence)。为了达到该等封装结构间的必要连接高度(Necessary Interconnect Height),该等焊球必须具有一定的外径,因此,小间距(Smaller Pitches)是不可能的事。因此,有必要提供结构及工艺的改善,以更减少内连结之间距,减少堆迭封装结构的高度,及改善工艺良率。

发明内容

本揭露的一方面关于一种半导体元件的制造方法。在一实施例中,该半导体元件的制造方法包括以下步骤:附着一晶粒至一封装基板,该封装基板包含数个接点,位于一上表面;形成数个金属柱于一载体;附着该等金属柱至该等接点:及封装该晶粒及该等金属柱,其中每一该等金属柱的一上表面显露于该封装体之外。

本揭露的另一方面关于一种半导体元件的制造方法。在一实施例中,该半导体元件的制造方法包括以下步骤:于一具有一金属层的载体上,形成数个金属柱于该金属层上;于一具有数个第一接点及数个第二接点的基板上,电性连接一晶粒至该等第一接点;电性连接该等金属柱至该等第二接点;移除该载体;及图案化该金属层以形成一图案化金属层。

本揭露的另一方面关于一种半导体元件。在一实施例中,该半导体元件包括一基板、一晶粒、数个金属柱、一封胶材料及一图案化金属层。该基板具有一上表面及数个接点,该等接点位于该上表面。该晶粒电性连接至该基板。该等金属柱位于该基板的上表面且围绕该晶粒,且电性连接至该等接点。该封胶材料位于该基板的上表面,该封胶材料封装该晶粒且部分封装该等金属柱,其中每一该等金属柱的上端显露于该封胶材料的外。该图案化金属层位于该封胶材料的一上表面,且电性连接至该等金属柱。

附图说明

图1显示本发明半导体元件的一实施例的剖视示意图;

图2为图1的半导体元件的俯视图;

图3为图1中圆3-3所标示的区域的详细图;

图4至14显示本发明半导体元件的制造方法的一实施例的步骤示意图;

图15显示本发明半导体元件的另一实施例的剖视示意图;

图16为图15的半导体元件的俯视示意图;

图17显示本发明半导体元件的另一实施例的剖视示意图;

图18显示本发明半导体元件的另一实施例的剖视示意图;

图19至20显示本发明半导体元件的制造方法的另一实施例的步骤示意图;及

图21显示本发明半导体元件的另一实施例的剖视示意图。

具体实施方式

参考图1,显示本发明半导体元件的一实施例的剖视示意图。该半导体元件1包括一基板11、一晶粒12、数个金属柱13、一封胶材料14、一图案化金属层15及一防焊层16。

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