[发明专利]半导体制造工艺及半导体结构

说明书

技术领域

本发明是有关于一种具埋入式数字线(BDL)的存储器阵列的半导体制造工艺及半导体结构。

背景技术

典型的存储器阵列，例如动态随机存取存储器(DRAM)或快闪存储器阵列，包括字线及与字线交错的位线，且可应用垂直金氧半晶体管(MOS)而得4F²记忆胞。对4F²记忆胞而言，埋入式数字线(BDL)是重要的，其中在基板中的各埋入式数字线与数字侧接面(digit-side junction，即源极)耦接，而数字侧接面作用为垂直MOS晶体管的一部分。

图1为示出现有一种形成BDL型的存储器阵列的数字侧接面的制造工艺。在基板100中形成多个深的沟渠110。在接近沟渠110底部的基板100中形成多个掺杂区120并且对基板100进行长趋入步骤，以使掺杂区120趋入较大的数字侧接面130中，数字侧接面130与后续形成的字线140重叠。长趋入步骤将显著地增加接面深度并且造成至少以下的问题：数字线-数字线之间分离的难度，以及由于较高接面产生的较大的数字线电容。

发明内容

因此，本发明提供一种用于BDL型存储器阵例的半导体制造工艺，其将最小化沟渠底部的接面外扩散(out-diffusion)，从而防止至少上述的两个问题。

本发明也提供一种用于BDL型存储器阵列的半导体结构，上述的半导体结构可以以本发明的半导体制造工艺来制造。

以下将叙述本发明的用于BDL型存储器阵列的半导体制造工艺。在半导体基板中形成第一沟渠。在第一沟渠的侧壁上形成衬层。在第一沟渠下方的基板中形成第二沟渠。在第二沟渠的底部形成罩幕层。以衬层及罩幕层作为罩幕进行等向性掺杂制造工艺，以仅在第二沟渠侧壁上的基板中形成数字侧接面。

在一实施例中，在第二沟渠底部形成罩幕层的步骤包括以下步骤：在第一沟渠及第二沟渠中形成材料层，形成材料层的方式使得在第二沟渠底部的材料层的厚度大于在第二沟渠侧壁的材料层的厚度。接着，移除第二沟渠侧壁上的材料层及部分第二沟渠底部的材料层，其中在第二沟渠底部的剩余的材料层作用为罩幕层。

本发明的用于BDL型存储器阵列的半导体结构包括半导体基板，其具有第一沟渠及位于第一沟渠下方的第二沟渠；衬层，其配置在第一沟渠侧壁；罩幕层，其配置在第二沟渠的底部；以及数字侧接面，其仅在第二沟渠侧壁上的基板中。

在本发明中，通过调整第一沟渠及第二沟渠各自的深度，可以容易地控制数字侧接面相对于后续形成的字线的深度，而数字侧接面是以等向性掺杂所形成，因此不需要趋入步骤以使得数字侧接面与字线的重叠。所以，数字线-数字线之间的分离情况优于先前技术者。再者，因为在等向性掺杂之前，罩幕层已形成于第二沟渠的底部，所以不会有掺杂区形成于第二沟渠的底部。因此，数字侧接面较短，数字线电容因而较小。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为示出现有一种形成BDL型的存储器阵列的数字侧接面的制造工艺；

图2A到2E为示出本发明的示范性实施例的BDL型存储器阵列的半导体制造工艺的剖面图，其中图2E也示出其制造的半导体结构。

附图标记说明：

100、200：基板；

110：沟渠；

120：区；

130、210：接面；

140、240：字线；

202：第一沟渠；

204：衬层；

206：第二沟渠；

208：材料层；

208a、208a’、208b：材料层208的部分；

208c：介电层；

212：金属层；

214：硅化金属层；

216：数字线。

具体实施方式

将用以下实施例参照附图，进一步地解释本发明，而附图非用于限制本发明的范畴。

图2A到2E为示出本发明的示范性实施例的BDL型存储器阵列的半导体制造工艺的剖面图。

请参照图2A，在半导体基板200中形成多个第一沟渠202，各第一沟渠202可以具有锥形。半导体基板200可为淡掺杂的单晶硅基板。值得注意地是，用于定义第一沟渠202的经图案化的罩幕层，为了简化而未示出在图2A及以下的图式中。再者，本发明后续制造工艺所形成的字线240的部分也示出在所有的图式中以用于比较。字线240的底部可以比第一沟渠202深(如图所示)或浅。