[发明专利]具有低密勒电容的金氧半场效应晶体管器件及其制作方法

说明书

技术领域

本发明大体上关于半导体器件技术领域，特别是关于一种具有低密勒电容的金氧半场效应晶体管(MOSFET)器件及其制作方法。

背景技术

在传统的功率晶体管中，平面型功率器件(DMOS)因来自于沟道区域(channel region)、积累层(accumulation layer)以及接面场效应晶体管(JFET)的贡献，而使得导通电阻(on-resistance)上升。

为了降低上述区域的电阻，沟渠型功率器件(UMOS)于是被提出来，更因为UMOS结构不存在的JFET区域，因此可以缩小UMOS器件的单元尺寸以提高沟道密度(channel density)，可以进一步降低导通电阻，但另一方面，UMOS器件也因其结构的关系导致栅极漏极间电容(密勒电容)上升而使得开关速度变慢。

发明内容

因此，本发明的目的，即在提供一种功率半导体器件及其制作方法，以降低密勒电容。

根据本发明的优选实施例，本发明提供一种功率半导体器件，包含有一具有第一导电型的半导体基底；一外延层，位于所述半导体基底上；一具有第二导电型离子阱，位于所述外延层中，其中所述离子阱具有一接面深度；一栅极沟槽，位于所述外延层中，且所述栅极沟槽的深度大于所述接面深度；一栅极氧化层，位于所述栅极沟槽表面；一栅极，位于所述栅极沟槽内；以及一具有所述第二导电型的袋形掺杂区，位于所述外延层中且紧邻并至少覆盖所述栅极沟槽的转角部分。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式并配合所附图式作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。

附图说明

图1至图8为依据本发明一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。

图9例示出袋形掺杂区进一步延伸至栅极沟槽底部的示意图。

图10至图14为依据本发明另一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。

其中，附图标记说明如下：

10      半导体基底      110        垫层

11        外延层        112        开口

11a       主表面        120      硬掩膜层

18      栅极氧化层      122      栅极沟槽

20a        栅极        122a        底部

22      源极掺杂区     122b      转角部分

26      袋形掺杂区     122c      垂直侧壁

30      层间介电层     210        离子阱

32        阻挡层       230        接触洞

34        金属层       250      接触掺杂区

34a       接触件

具体实施方式

请参阅图1至图8，其为依据本发明一实施例所绘示的沟渠型功率晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管器件的漏极(drain)。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。接着，可以在外延层11表面形成一垫层110，例如，硅氧垫层。

如图2所示，接着于外延层11上沉积一硬掩膜层120，例如氮化硅层，然后，利用光刻胶以及光刻工艺，于硬掩膜层120中形成开口112。接着将光刻胶去除，然后，利用干刻蚀工艺，经由硬掩膜层120中的开口112刻蚀外延层11至一预定深度，如此形成栅极沟槽122。栅极沟槽122包含有一底部122a衔接底部122a的转角部分122b及垂直侧壁122c。

如图3所示，接着可以进行一氧化工艺，于栅极沟槽122表面形成一牺牲氧化层(未示于图中)，再将此牺牲氧化层去除。然后，将硬掩膜层120以及垫层110去除，裸露出外延层11的主表面11a。